一种基于FPGA的液晶驱动系统[实用新型专利]

(12)实用新型专利

(10)授权公告号 CN 212933504 U(45)授权公告日 2021.04.09

(21)申请号 202021461659.4(22)申请日 2020.07.22

(73)专利权人 富盛科技股份有限公司

地址 100071 北京市丰台区南四环西路188

号十区6号楼(72)发明人 李忠敏　张雷　

(74)专利代理机构 北京市兰台律师事务所

11354

代理人 张峰(51)Int.Cl.

G06F 3/147(2006.01)G09G 3/36(2006.01)

权利要求书1页 说明书4页 附图2页

CN 212933504 U(54)实用新型名称

一种基于FPGA的液晶驱动系统(57)摘要

本实用新型公开了一种基于FPGA的液晶驱动系统，该系统包括基于FPGA的芯片，该基于FPGA的芯片包括Nios II嵌入式系统、Avalon总线、PLL模块和图像处理模块；Nios II嵌入式系统包括Nios II处理器、SDRAM控制器核、FLASH控制器核、图像显示VGA模块、至少一个通讯模块；Nios II处理器、SDRAM控制器核、FLASH控制器核、图像显示VGA模块、至少一个通讯模块电连接于Avalon总线；PLL模块电连接于所述SDRAM控制器核；图像处理模块电连接于所述图像显示VGA模块。该系统应用了FPGA并行处理的优势，发周期短、结构简单，实现了优化的图像显示功能，以及灵活、高效、高速、无闪烁、稳定、高性能的液晶显示驱动控制。

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权　利　要　求　书

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1.一种基于FPGA的液晶驱动系统，其特征在于，该系统包括基于FPGA的芯片，所述基于FPGA的芯片包括Nios II嵌入式系统、Avalon总线、PLL模块和图像处理模块；

所述Nios II嵌入式系统包括Nios II处理器、SDRAM控制器核、FLASH控制器核、图像显示VGA模块、至少一个通讯模块；

所述Nios II处理器、所述SDRAM控制器核、所述FLASH控制器核、所述图像显示VGA模块、所述至少一个通讯模块电连接于所述Avalon总线；

所述PLL模块电连接于所述SDRAM控制器核；

所述图像处理模块电连接于所述图像显示VGA模块。

2.根据权利要求1所述的一种基于FPGA的液晶驱动系统，其特征在于，所述至少一个通讯模块包括USB核、SPI核、RS232核。

3.根据权利要求2所述的一种基于FPGA的液晶驱动系统，其特征在于，所述USB核电连接于USB通讯电路、所述SPI核电连接于SPI通讯电路、所述RS232核电连接于RS232通讯电路。

4.根据权利要求1所述的一种基于FPGA的液晶驱动系统，其特征在于，该系统还包括FLASH芯片电路、SDRAM芯片电路、VGA芯片电路、外部时钟源；

所述FLASH芯片电路电连接于FLASH控制器核、所述SDRAM芯片电路电连接于SDRAM控制器核和PLL模块、所述VGA芯片电路电连接于所述图像处理模块和PLL模块、所述外部时钟源电连接于PLL模块。

5.根据权利要求1所述的一种基于FPGA的液晶驱动系统，其特征在于，所述Nios II嵌入式系统还包括JTAG调试模块，所述JTAG调试模块一端电连接于所述Avalon总线，另一端电连接于JTAG调试接口电路。

6.根据权利要求1所述的一种基于FPGA的液晶驱动系统，其特征在于，所述NiosII嵌入式系统还包括PIO模块，所述PIO模块一端电连接于所述Avalon总线，另一端电连接于4×4按键。

7.根据权利要求1所述的一种基于FPGA的液晶驱动系统，其特征在于，所述Nios II嵌入式系统还设置了系统ID。

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说　明　书

一种基于FPGA的液晶驱动系统

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技术领域

[0001]本实用新型涉及液晶驱动系统领域，特别是涉及一种基于FPGA的液晶驱动系统。背景技术

[0002]随着当前信息化的不断推进，信息已经成为人们生活的重要部分，通过视觉获得信息是人们的主要手段。由于液晶显示器广泛应用于各行各业，在LCD应用中显示驱动控制电路的设计是非常重要的环节，研究液晶驱动显示控制的新解决方案，对于实现开发周期短、结构简单和易于交互的液晶显示具有重要意义。[0003]但是，现有的液晶显示解决方案多采用液晶显示驱动液晶驱动、电路板和外围电路组成的液晶显示模组，这种显示控制方案优势是技术成熟、成本低，但是缺点也是显而易见的：结构复杂、设计困难、开发周期长，并且与现代一些新技术产品的接口困难。实用新型内容

[0004]本实用新型的目的在于提供一种基于FPGA的液晶驱动系统，能够有效的解决目前传统液晶显示存在的不易升级、结构复杂、处理速度慢、图片显示质量不高等问题，与专用集成电路相比较而言，FPGA更灵活；与传统的处理器相比较而言，FPGA更快速。[0005]为实现上述目的，本实用新型提供了一种基于FPGA的液晶驱动系统，该系统包括基于FPGA的芯片，所述基于FPGA的芯片包括Nios II嵌入式系统、Avalon总线、PLL模块和图像处理模块；所述Nios II嵌入式系统包括Nios II处理器、SDRAM控制器核、FLASH控制器核、图像显示VGA模块、至少一个通讯模块；所述Nios II处理器、所述SDRAM控制器核、所述FLASH控制器核、所述图像显示VGA模块、所述至少一个通讯模块电连接于所述Avalon总线；所述PLL模块电连接于所述SDRAM控制器核；所述图像处理模块电连接于所述图像显示VGA模块。

[0006]进一步地，所述至少一个通讯模块包括USB核、SPI核、RS232核。[0007]进一步地，所述USB核电连接于USB通讯电路、所述SPI核电连接于SPI通讯电路、所述RS232核电连接于RS232通讯电路。[0008]进一步地，该系统还包括FLASH芯片电路、SDRAM芯片电路、VGA芯片电路、外部时钟源；所述FLASH芯片电路电连接于FLASH控制器核、所述SDRAM芯片电路电连接于SDRAM控制器核和PLL模块、所述VGA芯片电路电连接于所述图像处理模块和PLL模块、所述外部时钟源电连接于PLL模块。[0009]进一步地，所述Nios II嵌入式系统还包括JTAG调试模块，所述JTAG调试模块一端电连接于所述Avalon总线，另一端电连接于JTAG调试接口电路。[0010]进一步地，所述Nios II嵌入式系统还包括PIO模块，所述PIO模块一端电连接于所述Avalon总线，另一端电连接于4×4按键。[0011]进一步地，所述Nios II嵌入式系统还设置了系统ID。[0012]本实用新型实施例提供的技术方案带来的有益效果是：该系统开发周期短、结构

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简单；系统需要升级或者功能添加，不需要改变外围硬件电路，只需要使用硬件描述语言进行硬件功能模块的编写来实现硬件系统的在线升级；该系统应用了FPGA并行处理的优势，实现了优化的图像显示功能，以及灵活、高效、高速、无闪烁、稳定、高性能的液晶显示驱动控制；另外，系统设有USB、SPI和RS232通讯模块，还可以实现多方式通讯功能。附图说明

[0013]图1是本实用新型一种基于FPGA的液晶驱动系统的示意图。[0014]图2是本实用新型关于FPGA实时边缘检测系统的示意图。[0015]图3是本实用新型关于VGA接口芯片驱动硬件电路的示意图。[0016]图4是本实用新型关于VGA模块控制的流程图。

具体实施方式

[0017]为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。

[0018]在下面的描述中阐述了很多具体细节以便于充分理解本实用新型，但是本实用新型还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广，因此本实用新型不受下面公开的具体实施方式的限制。[0019]其次，本实用新型结合示意图进行详细描述，在详述本实用新型实施方式时，为便于说明，所述示意图只是示例，其在此不应限制本实用新型保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。[0020]为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型的实施方式作进一步地详细描述。[0021]如图1所示，本实用新型提供了一种基于FPGA的液晶驱动系统，该系统包括基于FPGA的芯片，该基于FPGA的芯片包括Nios II嵌入式系统、Avalon总线、PLL模块和图像处理模块；Nios II嵌入式系统包括Nios II处理器、SDRAM控制器核、FLASH控制器核、图像显示VGA模块、至少一个通讯模块；Nios II处理器、SDRAM控制器核、FLASH控制器核、图像显示VGA模块、至少一个通讯模块电连接于Avalon总线；PLL模块电连接于所述SDRAM控制器核；图像处理模块电连接于所述图像显示VGA模块。该系统应用了FPGA并行处理的优势，发周期短、结构简单，实现了优化的图像显示功能，以及灵活、高效、高速、无闪烁、稳定、高性能的液晶显示驱动控制。

[0022]作为一种优选的实施例，至少一个通讯模块包括USB核、SPI核、RS232核。[0023]作为一种优选的实施例，USB核电连接于USB通讯电路、所述SPI核电连接于SPI通讯电路、所述RS232核电连接于RS232通讯电路。[0024]作为一种优选的实施例，该系统还包括FLASH芯片电路、SDRAM芯片电路、VGA芯片电路、外部时钟源；所述FLASH芯片电路电连接于FLASH控制器核、所述SDRAM芯片电路电连接于SDRAM控制器核和PLL模块、所述VGA芯片电路电连接于所述图像处理模块和PLL模块、所述外部时钟源电连接于PLL模块。[0025]作为一种优选的实施例，所述Nios II嵌入式系统还包括JTAG调试模块，所述JTAG调试模块一端电连接于所述Avalon总线，另一端电连接于JTAG调试接口电路。

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作为一种优选的实施例，所述Nios II嵌入式系统还包括PIO模块，所述PIO模块一

端电连接于所述Avalon总线，另一端电连接于4×4按键。[0027]作为一种优选的实施例，所述Nios II嵌入式系统还设置了系统ID。[0028]SDRAM模块：本系统中的NiosII嵌入式系统为SDRAM模块提供了Avalon总线，通过此总线将IP核集成到NiosII嵌入式系统。SDRAM控制器主要作用是图像存储，通过配置下载的图像数据，经过处理以后，暂存在SDRAM中，然后等待液晶显示控制器提取图像数据以供显示使用。本系统中片外SDRAM为SAMSUNG公司的K4S511632B-TL75，本系统在搭建NiosII软核时，要在NiosII IDE环境进行C程序设计，SDRAM主要为C程序运行空间，对数据进行高速的处理。本系统中SDRAM芯片的驱动时钟设置为75MHZ，满足VGA显示要求。为了某个模块独立的进行设计、实现与优化，并将该模块的实现结果约束在规划好的FPGA区域内，该模块使用LogicLock进行逻辑锁定，这样在进行设计整合时，能够更好的继承每个模块的实现结果。

[0029]FLASH模块：FPGA为易失性器件，掉电后配置信息会丢失，所以利用PC机实现的FPGA配置没有记忆功能，每次系统上电后都需要重新配置。本系统设计中采用的片外FLASH芯片是AMD公司的am29LV160DT-120，在系统中的作用主要有三个，其一是保存FPGA配置文件；其二是保存C程序，上电后读到SDRAM中进行快速处理；其三是保存配置图片信息，供给VGA显示。本系统中FLASH芯片的驱动时钟设置为75MHZ，满足VGA显示要求。同样的处理方案，该模块使用LogicLock进行逻辑锁定。[0030]PLL模块：PLL锁相环是一个分频器，PLL的主要功能是使内部或外部时钟和参考时钟输入频率同步。本系统设计中将50MHz的系统时钟分别产生75MHz、75MHz和25MHz三个时钟输出，并分别供给NiosII嵌入式系统、外部SDRAM芯片电路和VGA显示芯片电路。另外，考虑到PCB线延时、布局布线延时等，为了实现FLASH和SDRAM同步，本系统设计中实际调整SDRAM的时钟相移为-27deg。[0031]如图2所示，本系统采用Sobel与Roberts算子联合边缘检测技术，实现的过程为：图像信息过来以后，结合Sobel和Roberts的优点进行联合检测，从而判定一副图像哪里是边缘哪里是噪点，根据边缘连续性的特征和噪点孤立性或者成片性的特征，进行预先判断，当不是连续性的时候认定为噪点，然后利用均值优化对噪点进行处理，接着通过VGA液晶显示平台来实现优化的图片显示。其中均值优化算法的实现是通过3×3模板，取邻域8个点即9个像素点的均值来代替这个噪点。使用Sobel和Roberts联合边缘检测技术有这样的优点：噪点去除，但边缘没有减弱，从而整个图像就实现了优化。[0032]如图3所示，设计VGA模块是为了实现对液晶显示器的显示控制，液晶显示模块其实就是一个液晶驱动核，它的主要作用是读取SDRAM存储器中图像信息，经过接口芯片电路转换为VGA显示格式标准后驱动液晶显示器显示图像。本文中VGA的接口芯片为美国ADI公司的ADV7125，为了实现嵌入式系统的体积小、便携性、高性能等需求，LCD显示器规格是640×480。ADV7125是一款高速视频数模转换芯片，三个8位即红(R7-R0)绿(G7-G0)蓝(B7-B0)三色数字视频信号，三个RGB模拟输出信号。对于VGA引出线有五个信号，RGB(红绿蓝三基色信号)，VGA_HS(行同步信号)，VGA_VS(场同步信号)。VGA接口芯片的硬件电路即液晶控制器模块实现过程为：系统上电后，系统开始运行，首先FPGA进行硬件配置，即图中所示的流程①。接着SDRAM进行软件程序装载，即过程②，图像信息和C语言程序暂时存储在SDRAM中，然

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后通过VGA软核缓存到VGA子模块中的高速FIFO中，图像处理模块对图像信息进行图像优化处理，最后通过驱动ADV7125芯片电路将数字信号转换为模拟信号进行图像显示，这样就有效的避免了闪烁、刷屏的现象。

[0033]在本设计中设定ADV7125芯片电路的刷新时钟频率为25MHz，即LCD屏幕刷新速度约为50MHz，这也是PLL锁相环模块设置一个25MHz分配输出的原因。对于该设计而言该刷新速度已经足够了，可以满足肉眼看不到的闪烁刷屏现象，所以才有了PLL锁相环模块的25MHZ分频输出。

[0034]如图4所示，VGA控制核的流程设计为：在有效时序阶段，读取SDRAM中图像数据，然后缓存在VGA模块中的高速缓存模块FIFO中，然后时序单元产生模块所需要的时序控制信号，接着读取FIFO中的数据，最后进行输出显示。

[0035]虽然在上文中已经参考实施方式对本实用新型进行了描述，然而在不脱离本实用新型的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，本实用新型所披露的实施方式中的各项特征均可通过任意方式相互结合起来使用，在本说明书中未对这些组合的情况进行穷举性的描述仅仅是出于省略篇幅和节约资源的考虑。因此，本实用新型并不局限于文中公开的特定实施方式，而是包括落入权利要求的范围内的所有技术方案。

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说　明　书　附　图

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图1

图2

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说　明　书　附　图

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图3

图4

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