基于Verilog HDL的DDS设计

·９６·　长江大学学报（自科版）理工卷２００７年１２月第４卷第４期　Ｊｏｕｒｎａｌ　ｏｆ　Ｙａｎｇｔｚｅ　Ｕｎｉｖｅｒｓｉｔｙ（Ｎａｔ　Ｓｃｉ　Ｅｄｉｔ）Ｓｃｉ＆Ｅｎｇ　Ｖ　Ｄｅｃ．２００７　。一ｒｖｏ　基于Ｖｅｒｉｌｏｇ　ＨＤＬ的ＤＤＳ设计　王军海　（武汉理工大学自动化学院，湖北武汉４３００６３）　［摘要］阐述了直接数字频率合成器（ＤＤＳ）的原理与设计，利用Ｖｅｒｉｌｏｇ　ＨＤＬ硬件描述语言实现了ＤＤＳ　功能，在Ｍｏｄｅｌｓｉｍ中完成了仿真。并最终经过了ＦＰＧＡ的验证。　［关键词］ＤＤＳ；加法器；Ｖｅｒｉｌｏｇ　ＨＤＬ；ＦＰＧＡ　［中图分类号］ＴＮ７４　［文献标识码］Ａ　［文章编号］１６７３—１４０９（２００７）０４一Ｎ０９６—０３　随着数字电子技术的迅猛发展，集成电路设计逐步趋向于系统级、模块化设计方向发展　¨。运用　Ｖｅｒｉｌｏｇ　ＨＤＬ可以很好的解决大规模集成电路的实现。直接数字频率合成器（ＤＤＳ）是通讯系统中常用的　部件，还可以作为很有用的信号源。采用Ｖｅｒｉｌｏｇ　ＨＤＬ不仅可以完成ＤＤＳ的设计输入、设计验证、测试生　成、故障分析和模拟、定时分析或校验以及原理图的自动生成等任务，而且还可以在不同的ＦＰＧＡ器件之　间实现下载固化以及功能扩展　。　。笔者利用Ｖｅｒｉｌｏｇ　ＨＤＬ硬件描述语言实现了ＤＤＳ功能。　１　ＤＤＳ的基本原理　ＤＤＳ的基本原理是利用采样定理，通过查表法产生波形。ＤＤＳ的结构有很多种，其基本电路原理　如图１所示。　图１　ＤＤＳ原理框图　相位累加器由Ｎ位加法器与Ｎ位累加寄存器级联构成。每来一个时钟脉冲ＣＬＫ，加法器将频率控　制字ＤＡＴＡ与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。　累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器　在下一个时钟脉冲的作用下继续与频率控制字相加。这样相位累加器在时钟作用下，不断对频率控制字　进行线性相位累加。由此可以看出，相位累加器在每～个时钟脉冲输入时，把频率控制字累加一次，相　位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是ＤＤＳ输出的信号频率。用相位　累加器输出的数据作为波形存储器（ＲＯＭ）的相位取样地址，这样就可把存储在波形存储器内的波形　抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到Ｄ／Ａ转换器，　Ｄ／Ａ转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不　需要的取样分量，以便输出频谱纯净的正弦波信号。　２　ＤＤＳ的设计与实现　ＤＤＳ的组成形式如图２所示。图２中波形数据存储器的全部数据被读出一次的频率为：　，＝　ｆＣＬＫ×　…　［收稿日期］２００７—０９—１２　［作者简介］王军海（１９７８一）。男，２０００年大学毕业。硕士生，现主要从事嵌入式控制方面的研究工作。　维普资讯 http://www.cqvip.com

第４卷第４期　王军海：基于Ｖｅｒｉｌｏｇ　ＨＤＬ的ＤＤＳ设计　·　９７　·　式中，ｆ为波形数据存储器输出信号的频率；　ＬＫ为系统的时钟频率；　为地址加法器的数据宽度；　ＤＡ　为频率数据。　ＤＡＴＡ　图２　ＤＤＳ的组成形式　考虑到波形数据的精度，取　＝１０，则ｍ一　＝１５—１０＝５，　ＡＴＡ＝３２—１＝３１，可以得到厂的最　高频率为９．３ｋＨｚ。在设计中取ＤＡＴＡ的位宽为５，地址加法器的位宽为ｌ１，系统的时钟频率为　１０ＭＨｚ。整个系统可由３个模块组成：地址加法器模块（ＦＵＬＬＡＤＤＥＲ　ｍｏｄｕｌｅ）、异步复位Ｄ型触发　器模块（Ｒ—ＳＤＦＦ　ｍｏｄｕｌｅ）、分频器模块（ＤＩＶ—ＣＬＫ　ｍｏｄｕｌｅ）。　按照Ｖｅｒｉｌｏｇ　ＨＤＬ自上向下的设计原则，系统的顶层模块描述为：　ｍｏｄｕｌｅ　ＤＤＳ（ＲＥＳＥＴ，ＣＬＫ，ＤＡＴＡ，Ｄ０ＵＴ，ＭＣＬＫ）；　ｉｎｐｕｔ　ＣＬＫ．ＲＥＳＥＴ；　ｉｎｐｕｔ　［４：Ｏ］ＤＡＴＡ　ｏｕｔｐｕｔ　［１０：ｏ－Ｉ　ＤＯＵＴ，　ｏｕｔｐｕｔ　ＭＣＬＫ；　ｗｉｒｅ　［１０：ｏ－Ｉ　ＳＵＭ；　ｗｉｒｅ　ＤＩＶ—ＣＬＫＩ　ＦＵＬＬＡＤＤＥＲ　Ｕ１（ＤＡＴＡ。Ｄ０ＵＴ，ＳＵＭ）Ｉ　ＲＳＤＦＦ　Ｕ２（ＲＥＳＥＴ，ＳＵＭ，ＤＩＶ—ＣＬＫ１，ＤＯＵＴ），　ＤＩＶＣＬＫ　Ｕ３（ＲＥＳＥＴ，ＣＬＫ，ＤＩＶ—ＣＬＫ１），　ａｓｓｉｇｎ　ＭＣＬＫ＝ＤＩＶＣＬＫ１；　ｅｎｄｍｏｄｕｌｅ　ＭＣＬＫ用于为波形存储器提供时钟。分频器模块描述为：　ｍｏｄｕｌｅ　ＤＩＶＣＬＫ（ＲＥＳＥＴ，ＣＬＫ，ＤＩＶ—ＣＬＫ１）；　ｉｎｐｕｔ　ＲＥＳＥＴ．ＣＬＫ：　ｏｕｔｐｕｔ　ＤＩＶＣＬＫ１；　ｒｅｇ　Ｅ３：Ｏ］Ｑ，　ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ　ＣＬＫ　ｏｒ　ｎｅｇｅｄｇｅ　ＲＥＳＥＴ）　ｉｆ（！ＲＥＳＥＴ）　Ｑ＜＝０；　ｅｌｓｅ　ｉｆ（Ｑ＝＝９）　Ｑ＜＝０；　ｅｌｓｅ　Ｑ＜＝Ｑ＋１；　ａｓｓｉｇｎ　ＤＩＶＣＬＫ１＝～Ｑ［３］；　ｅｎｄｍｏｄｕｌｅ　维普资讯 http://www.cqvip.com

·９８·　长江大学学报（自科版）理工卷　２００７年１２月　系统的地址加法器模块由１０个全加器与一个无进位的加法器组成。全加器的Ｖｅｆｎ　ｄ　ｉｌｏｇ　ＨＤＬ描述代码为：　Ｏ　ｍｏｄｕｌｅ　ＦＡＤＤＥＲ　（Ａ，Ｂ．ＣＹＩＮ，ＳＵＭ．ＣＹＯＵＴ）；　ｉｎｐｕｔ　Ａ，Ｂ，ＣＹｇ　ｇ　龇ＩＮ；　ｎ　ｎ　　ｏｕｔｐｕｔ　ＳＵＭ，ＣＹ—ＯＵＴ；　ＳＵＭ—Ａ　Ｂ　ＣＹＩＮ；　ＣＹＯＵＴ一（Ａ＆Ｂ）ｌ（Ａ＆ＣＹＩＮ）１（Ｂ＆ＣＹＩＮ）；　３仿真试验　为了验证系统是否能够满足设计的要求，编写了测试向量（Ｔｅｓｔ　Ｂｅｎｃｈ）文件在Ｍｏｄｅｌｓｉｍ中进行　编译、调试与前仿真。仿真结果如图３所示。　踊３仿真结袋圈　从图３中可以看出，波形存储器的地址变化是连续的，这样就可以保证生成波形的精度。ＤＯＵＴ　所增长的步长为“３１”，每个步长的时间为ｌＯＯｎｓ（仿真脉冲周期Ｔ—１０ｎｓ），这样ＤＯＵＴ增加到最大　值７ＦＦ（十六进制）共需要约６６步　系统输入时钟为１０ＭＨｚ，故所设计的ＤＤＳ最大输出频率为　１５１５１Ｈｚ，最小输出频率约为４８８Ｈｚ，误差均在理论值内（４８８．３～１５．１３７ｋＨｚ）　前仿真通过后，将在　Ｑｕａｒｔｕｓ　１Ｉ编译综合后生成的ｐｏｆ文件通过下载电缆下载到Ａｌｔｅｒａ公司的ＦＰＧＡ　ＦＩ　ＥＸ１０Ｋ１０芯片上做　验证（由予波形的一个周期就是波形数据最高ｂｉｔ位变化的周期，故可以通过观察ＤＯＵＴ　Ｅｌ５］的变化　来检验ＤＤＳ的效果），其结果与在Ｍｏｄｅｌｓｉｍ中仿真的结果一致。　４结　语　基于Ｖｅｒｉｌｏｇ　ＨＤＬ的直接数字频率合成器能够实现比较复杂的调频、调相和调幅等功能，具有良　好的实用性。就合成信号质量而言，专用ＤＤＳ芯片由于采用特定的集成工艺，内部数字信号抖动很小，　可以输出高质量的模拟信号。基于Ｖｅｒｉｌｏｇ　ＨＤＬ的ＤＤＳ也能输出较高质量的信号，虽然达不到专用　ＤＤＳ芯片的水平，但信号精度误差在允许范围之内。随着这种频率合成技术的发展，其应用前景相当　的可观，现已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。　［参考文献］　［１］周立功。夏字闻．单片机与ＣＰＬＤ综合应用技术［Ｍ］、ｊＥ京：ｊＥ京航空航天大学出版社，２００３．　［２］夏宇闻．复杂数字电路与系统的Ｖｅｒｉｌｏｇ　ＨＤＬ设计［Ｍ３．ｊＥ京ｔ　ｊ￡京航空航天大学出版社，１９９８．　Ｉ３］夏宇闻．Ｖｅｒｉｌｏｇ数字系统设汁教程［Ｍ］．北京：北京航空航天大学出版社，２００３．　［４］Ｐａｌｎｉｔｋａｒ　Ｓ　Ｖｅｒｉｌｏｇ　ＨＤＬ数字设计与综合［Ｍ］．夏宇闻等译．北京：电子工业出版社，２００４．　［编辑］　洪云飞