一种基于Verilog的FPGA分频设计

文章编号：１００６～３２６９（２０１０）０３—００５９—０４　一种基于Ｖｅｒｉｌｏｇ的ＦＰＧＡ分频设计　郭振铎，刘洲峰，徐庆伟，朱永胜　（中原工学院，河南郑州４５０００７）　摘　要：　给出了一种基于ＦＰＧＡ的分频电路的设计　使用芯片厂家集成的锁相环资源，如ａｌｔｅｒａ的ＰＩ　Ｉ　，　Ｘｉｌｉｎｘ的ＤＩ　Ｉ　来进行时钟的分频，倍频以及相移．　但是ＦＰＧＡ内部的ＰＬＬ资源一般有限，对于时钟　要求不高的基本设计，如果采用Ｖｅｒｉｌｏｇ语言编程　来实现，既可节省芯片内部的锁相环资源，又可实现　方法．根据ＦＰＧＡ器件的特点和应用范围，提出了基于　Ｖｅｒｉｌｏｇ的分频方法．该方法对于在ＦＰＧＡ硬件平台上设计　常用的任意偶数分频、奇数分频、半整数分频和任意整数带　小数分频提供了一种思路．在ＱｕａｒｔｕｓｌＩ软件上的仿真结果　表明，本文给出的分频方法简单实用，效果良好．　关键词：　ＦＰＧＡ；计数；分频；Ｖｅｒｉｌｏｇ　文献标识码：　Ａ　消耗较少逻辑单元就达到对时钟操作的目的．Ｖｅｒ—　ｉｌｏｇ是一种允许设计者进行各种级别的逻辑设计，　进行数字逻辑系统的仿真验证、时序分析、逻辑综合　的硬件描述语言，易于理解，便于实现［４　］．　中图分类号：ＴＰ３３２．１２　ｄｏｉ：１０．３９６９／ｊ．ｉｓｓｎ．１０Ｏ６—３２６９．２０１０．０３．０１３　ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）即现　１偶数倍分频　偶数倍分频是数字电路设计中最常用的分频之　一场可编程门阵列，它是在ＰＡＬ、ＧＡＩ　等可编程器件　的基础上进一步发展的产物¨１　］．它是作为专用集　成电路（ＡＳＩＣ）领域中的一种半定制电路而出现的，　既解决了定制电路的不足，又克服了原有可编程器　件门电路数有限的缺点．ＦＰＧＡ的使用非常灵活，　同一片ＦＰＧＡ通过不同的编程数据可以产生不同　，如进行Ｎ倍偶数分频，则可以通过由待分频的　时钟触发计数器计数，当计数器从０计数到Ｎ／ｅ—ｌ　时，输出时钟进行翻转，并给计数器一个复位信号，　使得下一个时钟从零开始计数．以此循环下去．这　的电路功能．ＦＰＧＡ在通信、数据处理、网络、仪器、　工业控制、军事和航空航天等众多领域得到了广泛　应用．在现代电子系统中，数字系统所占的比例越　来越大．系统发展的趋势是数字化和集成化，而　ＦＰＧＡ作为可编程ＡＳＩＣ（专用集成电路）器件，在　数字逻辑系统中发挥越来越重要的作用．分频器是　数字系统设计中的基本电路，根据不同设计的需要，　我们会遇到偶数分频、奇数分频、半整数分频等，有　种方法可以实现任意的偶数分频．下面为１０分频　的Ｖｅｒｉｌｏｇ实现代码．　ｍｏｄｕｌｅ　ｔｅｎ　ｆｐ　２（ｃｌｋ，ｃｌｋ　ｆｐ）　ｉｎｐｕｔ　ｃｌｋ；／／输入原始时钟　ｏｕｔｐｕｔ　ｃｌｋｆｐ；／／分频所要得到的时钟信号　ｒｅｇ　ｃｐ；　ｒｅｇ［２：Ｏ］ｎ；／／定义计数器所需的寄存器　ａｓｓｉｇｎ　ｃｌｋｆｐ＝＝＝ｃｐ；　时要求等占空比，有时要求非等占空比口］．在用　ＦＰＧＡ进行实现时，尽管在目前大部分设计中，广泛　收稿日期：２０１０　０６　２４　ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ　ｃｌｋ）　ｂｅｇｉｎ　／／进行计数　ｉｆ（ｎ＜３　ｄ４）　作者简介：郭振铎（１９８２一），男，河南泌阳人，硕士，主要研究方向　ｎ＜一ｎ＋１：　ｅｌｓｅ　为智能信息与处理．　Ｇｒｏｕｐ　Ｔｅｃｈｎｏｌｏｇｙ＆Ｐｒｏｄｕｃｔｉｏｎ　Ｍｏｄｅｒｎｉｚａｔｉｏｎ　Ｖｏ１．２７，Ｎｏ．３，２０１０　ｂｅｇｉｎ　ｎ＜一０：　ｃｐ＜一～ｃｐ；　ｅｎｄ　ｅｎｄｍｏｄｕｌｅ　波形的仿真结果如图１所示．　ｅｎｄ　Ｉｖｌ｛瞎ｌ　ｅｆＴｉｍｅＢ　ｉ　…‘’　ｌ　’　ｉｒｌｔｅｌｙ￣ｌＥ　磊■　Ｕ搴　，Ｉａ瞻　ｌ　ｌ面　０　Ｚ．ＴＴ　１直ｓ　３　０９　譬　３￣ｉ４；　柱‘　３　３ｉ！ｉ＇ＣｌＬ１　ｔ　０Ｓ　ｎｔ　ｔ；３　－　一ｔ差丑　ｄ．ｋ　ｃ１ｋ－句　Ｚ　－Ｌ－　Ｚ　ｎ　１ｊ－　ｊ　Ｚ　Ｚ　．　Ｊ．１＿『　、ｊ　Ｚ　Ｚ　Ｚ　ＦＬ＿ｒ　广ＬＪ　ｊ。　ｚ　厂　ｊ　１ｊ－　Ｚ　ｌ　ｌ　ｌ　萄》　囝ｎ　您　④　墩Ⅺ　娥　　艘　Ⅻ　④　图１　占空比为５Ｏ　的１Ｏ分频仿真波形　由图１中ｅｌｋ与ｅｌｋｆｐ的仿真波形可以看出，　进行奇数倍　分频时钟，首先进行ｎ／２分频（带小　数，即等于（１７—１）／２＋０．５），然后再进行二分频得　ｃｌｋｆｐ会在ｃｌｋ每隔５个周期处产生一次翻转，从　而实现分频系数为为１Ｏ的整数倍分频器．　到．得到占空比为５０　的奇数倍分频．下面是用第　一２奇数倍分频　奇数倍分频有２种实现方法．首先，完全可以　通过计数器来实现，如进行三分频，通过待分频时钟　种方法实现任意奇数分频的Ｖｅｒｉｌｏｇ代码的　　ｍｏｄｕｌｅ　ｊｉｓｈｕｆｅｎｐｉｎ（ｅｌｋ，ｒｓｔ，ｃｏｕｎｔｌ，ｃｏｕｎｔ２，实现．　ｃｌｋｅｖｅｎ）；　上升沿触发计数器进行模三计数，当计数器计数到　邻近值进行２次翻转，比如可以在计数器计数到１　时，输出时钟进行翻转，计数到２时再次进行翻转．　ｉｎｐｕｔ　ｃｌｋ，ｒｓｔ；　ｏｕｔｐｕｔ［－３：０１　ｅｏｕｎｔｌ，ｃｏｕｎｔ２；　ｏｕｔｐｕｔ　ｃｌｋｅｖｅｎ；　即在计数值在邻近的１和２进行了２次翻转．这样　实现的三分频占空比为１／３或者２／３．如果要实现　ｒｅｇ｛－３：ｏｌ　ｒｅｇ　ｗｉｒｅ　ｐａｒａｍｅｔｅｒ　ｃｏｕｎｔ１，ｃｏｕｎｔ２；　ｃｌｋＡ，ｃｌｋＢ；　ｃｌｋ占空比为５０　的三分频时钟，可以通过待分频时钟　下降沿触发计数，和上升沿同样的方法计数进行三　分频，然后下降沿产生的三分频时钟和上升沿产生　的时钟进行相或运算，即可得到占空比为５Ｏ　的三　分频时钟．这种方法可以实现任意的奇数分频．归　类为一般的方法为：对于实现占空比为５０　的Ｎ倍　奇数分频，首先进行上升沿触发进行模Ｎ计数，计　数选定到某一个值进行输出时钟翻转，然后经过（Ｎ　一ｅｖｅｎ；　Ｎ—ａｎｙｏｄｄ；　ａｓｓｉｇｎ　ｃｌｋｒｅ一～ｃｌｋ；　ａｓｓｉｇｎ　ｃｌｋｅｖｅｎ—ｃｌｋＡ　ｌ　ｃｌｋＢ　ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ　ｃｌｋ）　ｉｆ（！ｒｓｔ）　ｂｅｇｉｎ　ｃｏｕｎｔｌ＜一ｌ　ｂ０；　ｅｌｋＡ＜一１　ｂＯ；　ｅｎｄ　１）／２再次进行翻转得到一个占空比非５０　奇数　分频时钟．再者同时进行下降沿触发的模Ｎ计　数，到和上升沿触发输出时钟翻转选定值相同值时，　进行输出时钟翻转，同样经过（Ｎ一１）／２时，输出时　钟再次翻转生成占空比非５Ｏ　的奇数”分频时钟．　ｅｌｓｅ　ｉｆ（ｃｏｕｎｔ１＜ｂｅｇｉｎ　（Ｎ一１））　两个占空１￣ｔ１￣５０　的”分频时钟相或运算，得到占　空比为５０　的奇数　分频时钟．另外一种方法：对　ｃｏｕｎｔ１＜一ｃｏｕｎｔｌ＋１’ｂｌ；　ｉｆ（ｃｏｕｎｔｌ一一（Ｎ一１）／２）　《成组技术与生产现代化》２０１０年第２７卷第３期　ｂｅｇｉｎ　～１期间的时钟下降沿变成了上升沿，则计数值”一　ｃｌｋＡ＜一～ｃｌｋＡ；　１只保持了半个时钟周期，由于时钟翻转下降沿变　ｅｎｄ　成上升沿，因此计数值变为０．因此，每产生一个”　ｅｎｄ　＋０．５分频时钟的周期，触发时钟都要翻转一次．　ｅｌｓｅ　设计原理如图２所示．　ｂｅｇｉｎ　ｃｌｋＡ＜一～ｃｌｋＡ；　ｃｏｕｎｔ１＜一１’ｂ０；　ｅｎｄ　ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ　ｃｌｋｒｅ）　～ｉｆ（！ｒｓｔ）　ｂｅｇｉｎ　图２　半整数分频的原理框图　ｃｏｕｎｔ２＜一１’ｂ０；　ｃｌｋＢ＜一１’ｂ０；　由上述原理图可知，触发时钟的翻转通过　ｅｎｄ　ｎ＋０．５分频信号的二分频，然后与输入时钟相或运　ｅｌｓｅ　算即可，如图２所示．这里以５．５分频为例给出实　ｉｆ（ｃｏｕｎｔ２＜（Ｎ一１））　现代码．　Ｍｏｄｕｌｅ　ｏｄｄｄｉｓｐａｒｔ（ｒｓｔｎ，ｃｌｋ，ｃｌｋｏｕｔ）；　—ｂｅｇｉｎ　ｉｎｐｕｔ　ｒｓｔ—ｎ，ｅｌｋ；　ｃｏｕｎｔ２＜一ｃｏｕｎｔ２＋１　ｂｌ：　ｏｕｔｐｕｔ　ｃｌｋｏｕｔ；　ｉｆ（ｃｏｕｎｔ２一＝＝＝（Ｎ一１）／２）　ｒｅｇ　ｃｌｋｏｕｔ，ｅｌｋ２；　ｂｅｇｉｎ　ｗｉｒｅ　ｃｌｋｉｎ；　ｃｌｋＢ＜＝＝＝～ｃｌｋＢ：　ａｓｓｉｇｎ　ｃｌｋｉｎ—ｃｌｋ‘ｃｌｋ２；　一ｅｎｄ　ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ　ｃｌｋｉｎ）　ｅｎｄ　ｉｆ（！ｒｓｔｎ）　ｅｌｓｅ　ｂｅｇｉｎ　ｂｅｇｉｎ　ｃｎｔ＜一０；　ｃｌｋＢ＜一～ｃｌｋＢ；　ｃｌｋｏｕｔ＜一０：　ｃｏｕｎｔ２＜一１’ｂ０；　ｅｎｄ　ｅｎｄ　ｅｌｓｅ　ｅｎｄｍｏｄｕｌｅ　ｂｅｇｉｎ　３半整数分频　ｉｆ（ｃｎｔ一一５）　ｃｎｔ＜一０；　对于实现　＋０．５的半整数分频一般需要对输　ｅｌｓｅ　入时钟进行操作．其基本的设计思想首先进行模７／　的计数，在计数到ｎ一１时，输出时钟赋为‘１’，回到　ｃｎｔ＜一ｃｎｔ＋１：　计数０时，又赋为０，因此，可以知道，当计数值为　ｉｆ（ｃｎｔ一＝＝＝３’ｄＯＩ　ｌ　ｃｎｔ一一３’ｄ１）　１时，输出时钟才为１，因此，只要保持计数值”一１　ｅｌｋｏｕｔ＜一～ｃｌｋｏｕｔ：　为半个输入时钟周期，即实现了　＋０．５分频时钟，　ｅｎｄ　因此保持　一１为半个时钟周期即是一个难点．从　ａｌｗａｙｓ＠（ｐｏｓｅｄｅｇ　ｅｌｋｏｕｔ）　ｅｌｋ中可以发现，因为计数器是通过时钟上升沿计数，因　２＜一～ｅｌｋ２；　一此可以在计数为　一１时对计数触发时钟进行翻转，　ｅｎｄｍｏｄＵ】ｅ　此时时钟的下降沿变成了上升沿．即在计数值为　Ｇｒｏｕｐ　Ｔｅｃｈｎｏｌｏｇｙ＆Ｐｒｏｄｕｃｔｉｏｎ　Ｍｏｄｅｒｎｉｚａｔｉｏｎ　Ｖｏ１．２７，Ｎｏ．３。２０１０　计ＥＪ］．仪器仪表用户，２００９，（４）：５５—５７．　４任意整数带小数的分频　Ｅ６］　王春旭，周晓平，王黎黎．基于ＦＰＧＡ的ｖｅｒｉｌｏｇ　ＨＤＬ语言设计　这种分频一般来说，可以通过不同分频进行组　～　优化口］．电子元器件应用，２００８，（１１）：４５　４７．　郑汉尚．基于Ｖｅｒｉｌｏｇ－－ＨＤＬ的现代数字系统设计ＥＪ］．中国新　合实现．Ｉ：Ｉｓ￣Ｈ实现６＋１／３分频，可以通过２个七分　技术新产品，２００８，（１）：２４．　频脉冲加上１个五分频脉冲实现一个该分频设计，　即（２＊７＋５）／（２＋１）实现分频，一般而言，这种分频　Ａｎ　ＦＰＧＡ　Ｆｒｅｑｕｅｎｃｙ　Ｄｉｖｉｓｉｏｎ　由于分频输出的时钟脉冲抖动很大，在设计中使用　Ｄｅｓｉｇｎ　Ｂａｓｅｄ　ｏｎ　Ｖｅｒｉｌｏｇ　已经非常少．但是也是可以实现的．　５　结束语　ＧＵＯ　Ｚｈｅｎ—ｄｕｏ，Ｉ　ＩＵ　Ｚｈｏｕ—ｆｅｎｇ。　ＸＵ　Ｑｉｎｇ—ｗｅｉ，ＺＨＵ　Ｙｏｎｇ—ｓｈｅｎｇ　对数字电路设计中常用的偶数分频、计数分频　（Ｚｈｏｎｇｙｕａｎ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｔｅｃｈｎｏｌｉｇｙ，　和小数分频给出了一种思路．它节省了ＦＰＧＡ的　Ｚｈｅｎｇｚｈｏｕ　４５０００７，Ｃｈｉｎａ）　ＰＬＬ资源，设计方法简单方便、可移置性强．因此，　可广泛应用于ＦＰＧＡ时钟电路设计中．　Ａｂｓｔｒａｃｔ：Ａｎ　ｆｒｅｑｕｅｎｃｙ　ｄｉｖｉｓｉｏｎ　ｍｅｔｈｏｄ　ｂａｓｅｄ　ｏｎ　ＦＰＧＡ　ｉｓ　ｐｒｅｓｅｎｔｅｄ　ｉｎ　ｔｈｉｓ　ｐａｐｅｒ．Ｔｈｅ　ｆｒｅｑｕｅｎｃｙ　ｄｉｖｉｓｉｏｎ　ｉｓ　ｉｎｔｒｏ—　参考文献：　ｄｕｃｅｄ　ａｃｃｏｄｉｎｇ　ｔＯ　ｔｈｅ　ｆｅａｔｕｒｅ　ａｎｄ　ｍａｉｎ　ａｐｐｌｉｃａｔｉｏｎ　ｏｆ　ＦＰＧＡ．　［１］　邓玉元，吴琼．数字电路中等占空比分频器的实现［Ｊ］．现代　Ｔｈｅ　ｍｅｔｈｏｄ　ｂａｓｅｄ　ｏｎ　Ｖｅｒｉｌｏｇ　ｉｓ　ａ　ｇｏｏｄ　ｗａｙ　ｔＯ　ｅｖｅｎ，ｏｄｄ　ａｎｄ　电子技术，２００６，（２）４：２５—２６．　ｄｅｃｉｍａｌ　ｆｒｅｑｕｅｎｃｙ　ｄｉｖｉｓｉｏｎ．Ｔｈｅ　ｓｉｍｕｌａｔｉｏｎ　ｒｅｓｕｌｔ　ｂａｓｅｄ　ｏｎ　［２］　潘　松，黄继业．ＥＤＡ技术实用教程［Ｍ］．北京：科学出版　Ｑｕａｒｔｕｓ　ＩＩ　ｓｈｏｗｓ　ｔｈａｔ　ｔｈｉｓ　ｍｅｔｈｏｄ　ｉｓ　ｓｅｖｅｒａｌ　ｓｉｍｐｌｅ　ａｎｄ　社，２００６．　ｐｒａｃｔｉｃａｌ　ｅｘｐｅｒｉｅｎｃｅｓ．　［３］　林海波．基于ＶＨＤＬ的半整数分频器的设计［Ｊ］．电子与封装，　Ｋｅｙ　ｗｏｒｄｓ：ＦＰＧＡ；ｃｏｕｎｔ；ｆｒｅｑｕｅｎｃｙ　ｄｉｖｉｓｉｏｎ；Ｖｅｒｉｌｏｇ　２００５，（２９）：３８—４０．　［４］　李海江，刘　方．基于Ｖｅｒｉｌｏｇ　ＨＤＩ　的ＤＤＳ任意波形发生器设　…】～……………～…～………………一……～……～………　，……】■ｏｌ　（上接第３２页）　Ｔｈｅ　Ｒｅｓｅａｒｃｈ　ａｎｄ　Ａｎａｌｙｓｉｓ　ｏｆ　Ａｂｓｔｒａｃｔ：Ｔｈｅ　ｐａｐｅｒ　ｂａｓｅｄ　ｏｎ　ｔｈｅ　ＮＣＡＰ（Ｎｅｗ　Ｃａｒ　Ａｓ—　Ｓｔｒｕｃｔｕｒｅ　ｏｆ　Ｃｏｕｐｌｅ　Ｂｏｄｙ　ｓｅｓｓｍｅｎｔ　Ｐｒｏｇｒａｍ）ａｎｄ　ｃｏｍｂｉｎｅｄ　ｗｉｔｈ　Ｋｉｎｅｔｉｃ　ｔｈｅｏｒｙ，ｔｈｉｎｋ　ｏｆ　ｆｏｕｒ　ｍａｊｏｒ　ｆａｃｔｏｒｓ　ｏｆ　ｂｏｄｙ　ｉｎｖａｓｉｏｎ，ａｖｅｒａｇｅ　ｉｍｐａｃｔ　ｖｅｌｏｃｉ—　ｔＯ　Ｐｒｏｔｅｃｔ　ｔｈｅ　Ｄｒｉｖｅｒ　ａｎｄ　ｔｙ，ｉｍｐａｃｔ　ｆｏｒｃｅ　ａｎｄ　ｍｏｍｅｎｔ　ｏｆ　Ｔ１　２　ｃｈｅｓｔ，ｉｍｐａｃｔ　ｆｏｒｃｅ　ｏｆ　Ｐａｓｓｅｎｇｅｒｓ　ｐｅｌｖｉｓ，ｔｈｒｏｕｇｈ　ｔｈｅ　ｔｅｓｔ　ａｎｄ　ａｎａｌｙｓｉｓ，ｔｈｅ　ｋｅｙ　ｉｎｓｔｉｔｕｔｉｏｎｓ　ｉｎ　ｔｈｅ　ｄｅｓｉｇｎ　ｏｆ　ｃｏｕｐｌｅ　ｂｏｄｙ　ｃａｒ　ｔｏ　ｐｒｏｔｅｃｔ　ｔｈｅ　ｄｒｉｖｅｒ　ａｎｄ　ｐａｓ—　ＨＵ　Ｑｕｎ＿ｌｉｎ，ＸＩＯＮＧ　Ｈｕｉ，ＷＡＮＧ　Ｑｉｎ—ｘｉｎ　ｓｅｎｇｅｒｓ　ａｒｅ　ｏｂｔａｉｎｅｄ．　（Ｃｈｅｒｙ　Ａｕｔｏｍｏｂｉｌｅ　Ｃｏ．Ｌｔｄ，Ｗｕｈｕ　２４１００９，Ｃｈｉｎａ）　Ｋｅｙ　ｗｏｒｄｓ：Ｅｕｒｏ　ＮＣＡＰ；ｐｒｏｔｅｃｔｉｏｎ　ｏｆ　ｄｒｉｖｅｒ　ａｎｄ　ｐａｓ—　ｓｅｎｇｅｒｓ；ｓｉｄｅ　ｃｒａｓｈ；ｃｏｕｐｅ　ｂｏｄｙ　・　６２・　《成组技术与生产现代化》２０１０年第２７卷第３期