期末试卷B（有答案）
一、选择题
1、访问相联存储器时，（ ） A.根据内容，不需要地址 B.不根据内容，只需要地址 C.既要内容，又要地址 D.不要内容也不要地址
2、Cache用组相联映射，一块大小为128B，Cache共64块，4块分一组，主存有4096块，主存地址共需（ ）位。 A.19 B.18 C.17 D.16
3、假设机器字长为16位，用定点补码小数表示时，一个字所能表示的范围是（ ）。 A.0~（1-2-15）
B.-（1-2-15）~（1-2-15） C.-1~1
D.-1~（1-2-15）
4、有如下C语言程序段：（ ）
short si=-32767；unsigned short usi=si；执行上述两条语句后，usi的值为 A.-32767 B.32767 C.32768 D.32769
5、假设编译器规定int 和shot类型长度分别为32位和16位，若有下列C语言语句： unsigned short x=65530；
unsigned int y=x；得到y的机器数为（ ）。
A.00007FFAH B.0000 FFFAH C.FFFF 7FFAH D.FFFF FFFAH 6、系统总线中的数据线、地址线、控制线是根据（ ）来划分的。 A.总线所处的位置 B.总线的传输方向 C.总线传输的内容 D.总线的材料
7、中断判优逻辑和总线仲裁方式相类似，下列说法中，正确的是（ ）。
I.在总线仲裁方式中，独立请求方式响应时间最快，是以增加处理器开销和增加控制线数为代价的
II.在总线仲裁方式中计数器查询方式，若每次计数都从“0”开始，则所有设备使用总线的优先级相等
III.总线仲裁方式一般是指I/O设备争用总线的判优方式，而中断判优方式一般是指I/O设备争用CPU的判优方式
IV.中断判优逻辑既可以通过硬件实现，也可以通过软件实现， A. I，II B. I，III，IV C. I，II，IV D.I，IV 8、CPU中不包括（ ）。 A.操作码译码器 B.指令寄存器 C.地址译码器 D通用寄存器
9、假定编译器对高级语言的某条语句可以编译生成两种不同的指令序列，A、B和C三类指令的CPl和执行两种不同序列所含的三类指令条数见下表。则以下结论错误的是（）。
I.序列一比序列二少l条指令 Ⅱ.序列一比序列二的执行速度快 Ⅲ.序列一的总时钟周期数比序列二多1个 Ⅳ.序列一的CPI比序列二的CPI大
A.I、ll B.1、Ⅲ C. ll、1V D.Ⅱ
10、在具有中断向量表的计算机中，中断向量地址是（ ）。 A.子程序入口地址 B.中断服务程序入口地址 C.中断服务程序入口地址的地址 D.例行程序入口地址
11、设一个磁盘盘面共有200个磁道，盘面总存储容量60MB，磁盘旋转一周的时问为25ms，每个磁道有8个扇区，各扇区之间有一间隙，磁头通过每个间除需1.25ms。则磁盘通道所需最大传输率是（ ）。
A.10MB/s B.60MB/s C.83.3MB/s D.20MB/s
12、计算机执行乘法指令时，由于其操作复杂，需要更多的时间，通常采用（ ）控制方式。 A.异步控制
B.延长机器周期内的节拍数
C.中央控制与局部控制相结合 D.同步控制与异步控制相结合
13、某计算机采用微程序控制器，共有32条指令，公共的取指令微程序包含2条微指令，各指令对应的微程序平均由4条微指令组成，采用断定法（下地址字，段法）确定下条微指令地址，则微指令中下地址字段的位数至少是（ ）。 A.5 B.6 C.8 D.9
14、在各种寻址方式中，指令的地址码字段可能的情况有（ ）。 I.寄存器编号 Ⅱ.设备端口地址 Ⅲ.存储器的单元地址 Ⅳ.数值
A. I、Ⅱ B. I、Ⅱ、Ⅲ C. I、Ⅲ D.I、Ⅱ、Ⅲ、IV
15、假设变址寄存器R的内容为1000H，指令中的形式地址为2000H：地址1000H中的内容为2000H，地址2000H中的内容为3000H，地址3000H中的内容为4000H，则变址寻址方式下访问到的操作数是（ ）。
A.1000H B.2000H C.3000H D.4000H
二、填空题
16、由于存储器芯片的容量有限，所以往往需要在______和______两方面进行扩充才能满足实际需求。
17、中断处理需要有中断________。中断________产生，中断________等硬件支持。 18、存储器的技术指标有存储容量、存取时间、________和________、
19、2000年，超级计算机最高浮点运算速度达到每秒_______次，我国的_______号计算机的运算速度达到3840亿次，使我国成为_______之后第三个拥有高速计算机的国家。
20、计算机系统中，根据应用条件和硬件资源不同，数据传输方式可采用______传送、______传送、______传送。
21、汉字的_______、_______ 、_______是计算机用于汉字输入、内部处理、输出三种不同用途的编码。
22、虚拟存储器指的是________层次，它给用户提供了一个比实际________空间大的多________空间。
23、计算机的_______是计算机_______结构的重要组成部分，也是计算机不同于一般电子设备的本质所在。
24、堆栈是一种特殊的_______寻址方式，它采用_______原理。按构造不同，分为寄存器堆栈和_______堆栈。
25、PCI总线是当前流行的总线。它是一个高_________且与_________无关的标准总线。
三、名词解释题
26、Booth算法：
27、微地址：
28、CRT：
29、直接映象：
四、简答题
30、对于二地址指令而言，操作数的物理地址可安排在什么地方？举例说明。
31、什么是程序计数器PC？为什么要设置PC寄存器？
32、能不能说CPU的主频越快，计算机的运行速度就越快？为什么？
33、比较选择型DMA控制器与多路型DMA控制器？
五、计算题
34、已知计算机的字长为32位，存储器的容量为1MR.如果按字节、半字、字、双字寻址，寻址范围各是多少？
35、将下列十进制数表示成浮点规格化数，阶码4位（包含一位阶符），分别用补码和移码表示；尾数9位（包含一位数符），用补码表示。
1）27/64。 2）-27/64。
36、某计算机的主存地址位数为32位，按字节编址。假定数据Cache中最多存放128个主存块，采用4路组相联方式，块大小为64B，每块设置了l位有效位。采用一次性写回策略，为此每块设置了1位“脏位”。要求：
1）分别指出主存地址中标记（Tag）、组号（lndex）和块内地址（Offset）3部分的位置和位数。
2）计算该数据Cache的总位数。
六、综合题
37、某程序中有如下循环代码段p：“for（int i= 0；i < N；i++）
sum+=A[i]；”。假设编译时变量sum和i分别分配在寄存器R1和R2中。常量N在寄存器R6中，数组A的首地址在寄存器R3中。程序段P起始地址为0804 8100H，对应的汇编代码和机器代码见下表。
执行上述代码的计算机M采用32位定长指令字，其中分支指令bne采用如下格式：
OP为操作码：Rs和Rd为寄存器编号：OFFSET为偏移量，用补码表示。请回答下列问题，并说明理由。
1）M的存储器编址单位是什么？
2）已知sll指令实现左移功能，数组A中每个元素占多少位？
3）表中bne指令的OFFSET字段的值是多少？已知bne指令采用相对寻址方式，当前，PC内容为bne指令地址，通过分析题表中指令地址和bne指令内容，推断出bne指令的转移目标地址计算公式。
4）若M采用如下“按序发射、按序完成”的5级指令流水线：IF（取指）、ID（译码及取数）、EXE（执行）、MEM（访存）、WB（写回寄存器），且硬件不采取任何转发措施，分支指令的执行均引起3个时钟周期的阻塞，则P中哪些指令的执行会由于数据相关而发生流水线阻塞？哪条指令的执行会发生控制冒险？为什么指令1的执行不会因为与指令5的数据相关而发生阻塞？
38、用16K×16位的SRAM芯片构成64K×32位的存储器。要求画出该存储器的组成逻辑框图。
39、图是从实时角度观察到的中断嵌段。试问：这个中断系统可实现几重中断？请分析图中的中断过程。
参考答案
一、选择题
1、A 2、A 3、D 4、D 5、B 6、C 7、B 8、C
9、D
10、C 11、D 12、C 13、C 14、D 15、D
二、填空题
16、存取时间 存储周期 存储器带宽 17、优先级仲裁 向量 控制逻辑
18、存储周期 存储器带宽 19、1万亿 神威 美国、日本 20、并行 串行 复用
21、输入编码（或输入码） 内码（或机内码） 字模码 22、主存--外存 主存 虚拟地址 23、软件 系统
24、数据 先进后出 存储器 25、带宽 处理器
三、名词解释题
26、Booth算法：
一种带符号数乘法，它采用相加和相减的操作计算补码数据的乘积。 27、微地址：
微每时令在控制存储器中的存储地址。 28、CRT：
阴极射线管，显示器的一种。 29、直接映象：
cache的一种地址映象方式，一个主存块只能映象到cache中的唯一一个指定块。
四、简答题
30、答：对于二地址指令而言，操作数的物理地址可安排在寄存器内、指令中或内存单元内等。
31、答：pc通常是一个存放指令地址的寄存器，它通常具有计数功能：在计算机中，程序中大多数指令是按执行的顺序存放在存储器中的，下一条指令的地址，就是上一条指令的地址加该指令的长度。所以设置pc可以简化指令地址的形成；
32、答：不能说机器的主频越快，机器的速度就越快。因为机器的速度不仅与主频有关，还与数据通路结构，时序分配方案、ALU运算能力、指令功能强弱等多种因素有关，要看综合效果。
33、答：选择型DMA控制器特别适合数据传送率很高以至接近内存存取速度的设备，而不适用慢速设备；而多路型，DMA控制器却适合于同时为多个慢速外设服务。
选择型DMA控制器在物理上可以连接多个设备，而逻辑上只允许接一个设备；而多路型不仅在物理上可连接多个外设，而且在逻辑上也允许这些外设同时工作。
选择型以数据块方式传送，多路型中各设备以字节交叉方式通过DMA控制器进行数据传送。
五、计算题
34、解：首先1MB=8Mhit（为了在后面的计算中单位统一）按字节寻址时，寻址范围为：
8Mbit/8bit=lMB。按半字寻址时，寻址范围为：8Mbit/16bit=512KB。按字寻址时，寻址范围为：8Mbit/32bit=256KB。按双字寻址时，寻址范围为：8Mbit/64bit=128KB。
35、解析
1）27/64=0.011011=0.11011×2-1
当补码和尾数都采用补码表示时：1，111：0.11011000。 阶码采用移码、尾数采用补码表示时：0.11l：0.11011000。 2）-27/64=1.011011=1.11011×2-1
当补码和尾数都采用补码表示时：1，11l；1.00101000。 阶码采用移码、尾数采用补码表示时：0.1l1：l.00101000。
36、解析：主存地址由标记（Tag）、组号（Index）和块内地址（Offset）3部分组成，标记字段在前，组号字段居中，块内地址字段在后。
1）因为块大小为64B，所以块内地址字段为6位：因为Cache中有128个主存块，采用4路组相联，Cache分为32组（128/4-32），所以组号字段为5位；标记字段为剩余位，32-5-6=21位。
2）数据Cache的总位数应包括标记项的总位数和数据块的位数。每个Cache块对应一个标记项，标记项中应包括标记字段、有效位和“脏位”（仅适用于写回法）。因此，标记项的总位数=128×（21+1+1）=128×23=2944位。又由于数据块位数=128×64×8=65536位，因此数据Cache的总位数=2944+65536=68480位。
六、综合题
37、解答：该题为计算机组成原理科目的综合题型，涉及指令系统、存储管理以及CPU三个部分内容，考生应注意各章节内容之间的联系，才能更好的把握当前考试的趋势。
1）已知计算机M采用32位定长指令字，即一条指令占4B，观察表中各指令的地址可知，每条指令的地址差为4个地址单位，即4个地址单位代表4B，一个地址单位就代表了1B，所以该计算机是按字节编址的。
2）在二进制中某数左移两位相当于以乘四，由该条件可知，数组间的数据间隔为4个地址单位，而计算机按字节编址，所以数组A中每个元素占4B。
3）由表可知，bne指令的机器代码为1446FFFAH，根据题目给出的指令格式，后2B的内容为OFFSET字段，所以该指令的OFFSET字段为FFFAH，用补码表示，值为-6.当系统执行到bne指令时，PC自动加4，PC的内容就为08048118H，而跳转的目标是08048100H，两者相差了18H，即24个单位的地址间隔，所以偏移址的一位即是真实跳转地址的-24/（-6）=4位。可知bne指令的转移目标地址计算公式为（PC）+4+OFFSET*4。
4）由于数据相关而发生阻塞的指令为第2、3、4、6条，因为第2、3、4、6条指令都与各自前一条指令发生数据相关。第6条指令会发生控制冒险。当前循环的第五条指令与下次循环的第一条指令虽然有数据相关，但由于第6条指令后有3个时钟周期的阻塞，因而消除了该数据相关。
38、解析：所需芯片总数（64K×32）/（16K×16）=8片，因此存储器可分为4个模块（图中用椭圆标示出来了），每个模块16K×32位，各模块通过A15、A14进行2-4译码
39、解析：该中断系统可以实现5重中断。中断优先级的顺序是，优先权1最高，而现行程序运行于最低优先权（不妨设优先权为6）。图7-21中出现了4重中断，其中断过程如下：现行程序运行到T1时刻，响应优先权4的中断源的中断请求并进
行中断服务。到T3时刻，优先权4的中断服务还未结束，但又出现了优先权3的中断源的中断请求，暂停优先权4的中断服务，而响应优先权3的中断。到T4时刻，又被优先权2的中断源所中断，直至T6时刻，返回优先权3的中断服务。到T7时刻，优先权1的中断源发出中断请求并被响应，到T8时刻优先权1中断服务完毕，返回优先权3的服务程序。到T10时刻优先权3中断服务结束，返回优先权4的中断服务。到T11时刻优先权4的中断服务结束，最后返回现行程序。在图中，优先权3的中断服务程序被中断2次，而优先权5的中断请求没有发生。
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