VHDL

总第３０５期　２０１５年第３期　计算机与数字工程　Ｃｏｍｐｕｔｅｒ＆Ｄｉｇｉｔａｌ　Ｅｎｇｉｎｅｅｒｉｎｇ　Ｖｏ１．４３　Ｎｏ．３　５３３　ＶＨＤＬ语言应用中几个常见问题探讨　潘海燕金珍珍杨利亚　台州　３１８０００）　（台州职业技术学院电气信息学院摘要ＶＨＤＬ是硬件电路设计的首选语言之一，论文结合ＶＨＤＬ的特点，阐述了在应用ＶＨＤＬ进行硬件设计中遇　到的几个常见问题，解释了ＶＨＤＬ语法难点，指出了在应用其进行设计过程中应注意的一些问题。从实际应用效果来看，　论文提出的几个问题对ＶＨＤＬ设计具有一定的指导意义。　关键词ＶＨＤＬ语言；综合；应用　ＴＰ３１　ＤＯＩ：１０．３９６９／ｊ．ｉｓｓｎ１６７２—９７２２．２０１５．０３．０４３　中图分类号Ｄｉｓｃｕｓｓｉｏｎ　ｏｎ　Ｓｏｍｅ　Ｇｅｎｅｒａｌ　Ｐｒｏｂｌｅｍｓ　ｉｎ　ｔｈｅ　Ａｐｐｌｉｃａｔｉｏｎ　ｏｆ　ＶＨＤＬ　ＰＡＮ　Ｈａｉｙａｎ　ＪＩＮ　Ｚｈｅｎｚｈｅｎ　ＹＡＮＧ　Ｌｉｙａ　（Ｅｌｅｃｔｒｉｃ＆Ｉｎｆｏｒｍａｔｉｏｎ　Ｓｃｈｏｏ１．Ｔａｉｚｈｏｕ　Ｖｏｃａｔｉｏｎａｌ＆Ｔｅｃｈｎｉｃａｌ　Ｃｏｌｌｅｇｅ．Ｔａｉｚｈｏｕ　３１８０００）　Ａｂｓｔｒａｃｔ　ＶＨＤＬ　ｉｓ　ｏｎｅ　ｏｆ　ｔｈｅ　ｔｏｐ　ｈａｒｄｗａｒｅ　ｃｉｒｃｕｉｔ　ｄｅｓｉｇｎ　ｌａｎｇｕａｇｅｓ．Ｂａｓｅｄ　ｏｎ　ｔｈｅ　ＶＨＤＬ　ｆｅａｔｕｒｅｓ，ｔｈｅ　ｐａｐｅｒ　ｄｉｓｃｕｓ—　ｓｅｓ　ｓｏｍｅ　ｇｅｎｅｒａｌ　ｐｒｏｂｌｅｍｓ　ｉｎ　ｄｉｇｉｔａｌ　ｃｉｒｃｕｉｔ　ｄｅｓｉｇｎｉｎｇ　ｄｕｒｉｎｇ　ｉｍｐｌｅｍｅｎｔｉｎｇ　ＶＨＤＬ　ｐｒｏｊｅｃｔ．Ｂａｓｅｄ　ｏｎ　ｏｕｒ　ｅｘｐｅｒｉｅｎｃｅ，ｔｈｅ　ｍｅｔｈｏｄ　ｇｉｖｅｎ　ｉｎ　ｔｈｉｓ　ｐａｐｅｒ　ｈａｓ　ｐｏｓｉｔｉｖｅ　ｅｆｆｅｃｔ　ｏｎ　ＶＨＤＬ　ｄｅｓｉｇｎｉｎｇ．　Ｋｅｙ　Ｗｏｒｄｓ　ＶＨＤＬ　ｌａｎｇｕａｇｅ，ｓｙｎｔｈｅｓｉｚｅ，ｉｍｐｌｅｍｅｎｔｉｎｇ　Ｃｌａｓｓ　Ｎｕｍｂｅｒ　ＴＰ３１　１　引言　ＶＨＤＬ语言主要用来描述数字系统的结构、行　为、功能和接口，既可描述系统级电路，也可以描述　定义为ｓｔｄ—ｌｏｇｉｃ数据类型是非常重要的，它可以　使设计者精确地模拟一些未知的线路情况。但就　目前的综合器而言，ｓｔｄ＿ｌｏｇｉｃ型数据能够在数字器　件中实现的只有其中的四种值，即一　（或～Ｘ）、　０　、　１　门级电路，具有多层次的电路设计描述功能口ｑ］。　只需采用简单明确的ＶＨＤＬ语言程序，就可以描述　十分复杂的硬件电路，准确地建立硬件电路的模　型Ｅ。　］。掌握ＶＨＤＬ语言的正确使用方法是利用　Ｅ【）Ａ技术设计数字电路的基础ｌ６　］。应用ＶＨＤＬ　和　Ｚ，其中的忽略态一　（有的综合器对　）和高阻态　Ｚ可用于三态的描述。但应注意，ｓｔｄ—ｌｏｇｉｃ数据类　型中　Ｚ在综合中是一个不确定的值，不同的综合器　可能会给出不同的结果，因而对于ＶＨＤＬ综合前　的行为仿真与综合后功能仿真结果也可能是不同　语言，需要注意不同语言对象和语句规则之间的差　别，才能得到准确的电路综合＿８叫。。。本文试针对　ＶＨＤＩ　语言中一些常用语句进行阐述和分析。　的，有时虽然能通过综合，但却不能获得正确的时　序仿真结果，所以建议尽可能不要将　Ｚ用作比较值　或用作操作数。　例１：　ｐｒｏｃｅｓｓ（ｃｌｋ）　ｏｇｉｃｖｅｃｔｖａｒｉａｂｌｅ　ｖａ：ｓｔｄｌｏｒ（３　ｄｏｗｎｔｏ　Ｏ）；　２　ｓｔｄ—ｌｏｇｉｃ数据类型和时钟信号　ｓｔｄ＿ｌｏｇｉｃ数据类型定义为：　ｔｙｐｅ　ｓｔｄｌｏｇｉｃ　ｉｓ（，Ｕ，，ｘ，，（］　，Ｔ，Ｚ，，ｗ’，　Ｌ，　Ｈ　，…）；　ｂｅｇｉｎ　它们较完整地概括了数字系统中所有可能的　数据表现形式。在仿真中，将信号或其它数据对象　ｉｆ　ｃｌｋｅｖｅｎｔ　ａｎｄ　ｃｌｋ＝　ｒ　ｔｈｅｎ　ｖａ：一ｖａ＋　１　；　收稿日期：２０１４年９月３日，修回日期：２０１４年１０月２７日　作者简介：潘海燕，男，副教授，研究方向：电子电路设计和应用。　５３４　潘海燕等：ＶＨＤＬ语言应用中几个常见问题探讨　第４３卷　ｅｎｄ　ｉｆ；　ｄｏｕｒ＜一ｖａ；　ｅｎｄ　ｐｒｏｃｅｓｓ；　例１中，ｖａ为ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ型变量，大多数　综合器对其初始缺省取值是“ＵＵＵＵ”，对该值加　ｒ　运算的结果是维持原值不变，因此进程执行ｖａ：一　ｖａ＋　１　后并不能实现对ｃａ加　１　的运算，改正办法　是，在变量说明部分明确告诉ｖａ取值为“００００”，即　使用ｖａｒｉａｂｌｅ　ｖａ：ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（３　ｄｏｗｎｔｏ　Ｏ）：　一”００００”语句。　利用“ｃｌｋ’ｅｖｅｎｔ　ａｎｄ　ｃｌｋ＝　１　’来检测ｃｌｋ上升　沿的表达式，在使用时也要注意，如果信号ｃｌｋ的　数据类型为ｓｔｄ—ｌｏｇｉｃ，则它的可能取值是在ｓｔｄ—　ｌｏｇｉｃ的九种数据中进行跳变。因此，表达式“ｃｌｋ’　ｅｖｅｎｔ　ａｎｄ　ｃｌｋ＝　１　’为真时，并不能推定ｃｌｋ发生了　一次０４ｌ的上升沿跳变，为了确保此ｃｌｋ是一个　上升沿，可以考虑采用如下的条件判断表达式ｃｌｋ’　ｅｖｅｎｔ　ａｎｄ　ｃｌｋ＝　ｌ　ａｎｄ　ｃｌｋ’ｌａｓｔ—ｖａｌｕｅ＝～０或ｒｉｓｉｎｇ—　ｅｄｇｅ（）函数。　３数据类型转换　ＶＨＤＩ　是一种强类型的语言，不允许不同数　据类型的操作数间进行直接操作或运算，数据类型　相同而位长不同时，也不能直接代人。为了实现正　确的运算和赋值操作，必须对信号或者变量进行类　型转换。ＶＨＤＬ提供了三种数据类型的转换方　法，分别是类型标识符转换、常量转换和函数转换。　类型标识符转换直接利用数据类型的名称来进行　类型的转换，这种方法适用于那些关系比较密切的　数据类型之间的转换。例如，实数到整数的数据类　型转换：　ｓｉｇｎａｌ　ＩＴＩ：ｉｎｔｅｇｅｒ；　ｓｉｇｎａｌ　ｎ：ｒｅａｌ；　ｍ＜一ｉｎｔｅｇｅｒ（ｎ）；　常量转换是借助一个具有转换表格性质的常　量来进行某些数据类型的转换。采用常量转换方　法的具体操作步骤是首先定义一个数组常量（它实　际上就是一个转换表），然后通过给转换信号赋常　量数组的元素值来完成数据类型的转换。　函数转换是利用一些特殊的转换函数来进行　数据类型之间的转换。现在一些程序包中已经为　设计人员提供了很多现成的转换函数，可以直接调　用这些函数来进行数据类型之间的转换操作，但须　在调用前进行程序包使用的说明。常用库的程序　包中提供的数据类型转换函数之间的相互转换关　系如图１所示。　图１数据类型转换函数　４信号和变量　４．１信号和变量的区别　信号和变量是两个经常使用的对象。信号是　硬件中连线的抽象描述，其功能是保存变化的数据　值和连接子元件。变量在硬件中没有对应关系，主　要应用于高层次的建模中，只在定义它的过程、函　数和进程中可见。对于变量来说，赋值没有延迟，　变量在赋值语句执行后立即得到新值；而对于信号　来说，在信号赋值的执行和信号值的更新之间有延　迟，只有延迟过后信号才能得到新值。从语句功能　上看，信号与变量比较明显的区别主要表现在：变　量只能在所定义的进程中作为局部的信息载体，只　是一种过渡，变量设置的最后信息传输和界面通信　都靠信号来完成。信号相当于硬件逻辑电路系统　中的连线，变量可以看成是连线上的信号值，是一　个简单的数据临时储存值。有例外的是，不完整的　条件语句中，变量赋值语句综合后也有可能产生时　序电路。　４．２进程中的信号和变量　在进程中，从ｐｒｏｃｅｓｓ的启动执行到遇到“ｅｎｄ　ｐｒｏｃｅｓｓ”语句为止所花的时间为ＶＨＤＬ模拟器的　最小分辨时间　（几乎为０），包括变量和信号赋值　的所有语句，都必须在这个　中完成。变量在　延　时前即能完成赋值，而对于信号赋值，进程会在信　号赋值语句操作前启动定时为　的定时器，只有在　定时结束后才执行赋值操作。也就是说，信号赋值　只有在顺序执行到“ｅｎｄ　ｐｒｏｃｅｓｓ”语句时才得到更　新，完成赋值操作。当在进程中存在同一信号有多　个赋值源时，实际完成赋值的信号是最接近“ｅｎｄ　ｐｒｏｃｅｓｓ”语句的信号。　例２：　ｐｒｏｃｅｓｓ（ｃｌｋ）　ｖａｒｉａｂｌｅ　ｖａ，ｖｂ：ｓｔｄ　ｌｏｇｉｃ；　ｂｅｇｉｎ　ｉｆ　ｅｌｋｅｖｅｎｔ　ａｎｄ　ｃｌｋ＝　１　ｔｈｅｎ　ｖａ：一ｄｉｎ；　２０１５年第３期　ｖｂ：一ｖａ；　计算机与数字工程　５３５　行赋值操作，允许同一输出端口可以有多个驱动　ｏｇｉｃ　源。一般地，可以首先将某信号定义为ｓｔｄｌｄｏｕｔ＜一ｖｂ；　ｅｎｄ　ｉｆ；　ｅｎｄ　ｐｒｏｃｅｓｓ；　ｄ，ｎ——数据类型，将　Ｚ赋给这个变量来获得三态控制门电　路。　ｄ。ｕｔ　例４：　ｐｒｏｃｅｓｓ—ａ：ｐｒｏｃｅｓｓ（ｄｉｎａ，ｓｅｌｅ）　图２例２的综合结果　ｂｅｇｉｎ　ｉｆ　ｓｏｌｅ＝　１　ｔｈｅｎ　ｄｏｕｔ＜一ｄｉｎ　ａ：　例２中，ｖａ、ｖｂ是变量，具有临时保留数据的　特性，它们的赋值更新是立即发生的，因而有了明　显的顺序性。语句执行中，先将ｄｉｎ的值传给ｖａ，　再通过ｖａ传给ｖｂ，最后在一个　时刻后，由ｖｂ传　给ｄｏｕｔ。在这些过程中，ｖａ和ｖｂ只担当了ｄｉｎ数　据的暂存单元。ｄｏｕｔ最终被更新的值是上一时钟　周期的ｄｉｎ。因此，综合结果是图２所示的单个Ｄ　触发器。　例３：　ｓｉｇｎａｌ　ｓａ，ｓｂ：ｓｔｄｌｏｇｉｃ；　＿ｐｒｏｃｅｓｓ（ｃｌｋ）　ｂｅｇｉｎ　ｉｆ　ｃｌｋｅｖｅｎｔ　ａｎｄ　ｃｌｋ＝　１　ｔｈｅｎ　ｓａ＜一ｄｉｎ；　ｓｂ＜一ｓａ；　ｄｏｕｔ＜一ｓｂ；　ｅｎｄ　ｉｆ；　ｅｎｄ　ｐｒｏｃｅｓｓ；　ｄｉｎ　ｃｌｋ　图３例３的综合结果　例３中，ｓａ、ｓｂ是变量，进程内的三个赋值语句　都必须在遇到“ｅｎｄ　ｐｒｏｃｃｅｓｓ”后才完成赋值操作，　即语句ｓａ＜＝＝＝ｄｉｎ中的ｓａ和语句ｓｂ＜一ｓａ中的ｓａ　并非是同一时刻的值，ｓｂ＜一ｓａ与ｄｏｕｔ＜＝＝＝ｓｂ中　的ｓｂ也非同时刻的ｓｂ，它们都相差一个　时间。　ｓａ被更新的值是第一个时钟上升沿，ｓｂ被更新的　值是第二个时钟上升沿，ｄｏｕｔ被更新的值是第三个　时钟上升沿。因此在同一时刻中，ｄｉｎ不可能将值　传到ｄｏｕｔ，使ｄｏｕｔ得到更新。程序的综合结果只　能是图３所示的电路。　５输出的多信号源驱动　在一个进程中，可以允许同一信号有多个驱动　源（赋值源），即在同一进程中存在多个同名的信号　被赋值，其结果只有最后的赋值语句被启动并进行　赋值操作。在不同的进程中，引入三态控制电路是　完全可以实现在两个以上的进程内对同一信号进　ｅｌｓｅ　ｄｏｕｔ＜一　Ｚ；　ｅｎｄ　ｉｆ；　ｅｎｄ　ｐｒｏｃｅｓｓ；　ｐｒｏｃｅｓｓ—ｂ：ｐｒｏｃｅｓｓ（ｄｉｎｂ，ｓｅｌｅ）　ｂｅｇｉｎ　ｉｆ　ｓｅｌｅ＝＇Ｏ　ｔｈｅｎ　ｄｏｕｔ＜一ｄｉｎ＿ｂ；　ｅｌｓｅ　ｄｏｕｔ＜一　Ｚ：　ｅｎｄ　ｉｆ：　ｅｎｄ　ｐｒｏｃｅｓｓ；　ｓｏｌｅ　ｉｄｎ　ａ　ｄｉｎ　ｂ　图４例４的综合结果　例４中，在ｅｌｓｅ语句后使用了高阻态赋值ｄｏｕｔ　＜一Ｚ语句来引入三态门，不可能发生“线与”，从　而实现了对ｄｏｕｔ的多源驱动，综合后的电路如图４　所示。如果没有ｅｌｓｅ语句或将ｄｏｕｔ＜一Ｚ改成赋　其它值的语句，则综合就不能通过。　应注意的是，三态门在综合与仿真上不会有问　题，但如果最终实现的目标器件是ＦＰＧＡ／ＣＰＬＤ　器件，是否能被适配进去，则必须根据具体器件系　列来确定，因为不同的器件结构，对三态的综合适　配会有不同的结果，现代大多数ＦＰＧＡ／ＣＰＬＤ器　件内部都无法构成三态门，而只能在端口上形成三　态控制端口。因此，诸如ＣＰＵ内部设计中的各路　总线的控制选通只能用多路选择器的结构来实现。　有的器件甚至在端口上也难以形成可以任意方式　控制的三态输出结构，如ｉｓｐＬＳＩｌＯ００系列器件。　６条件语句和组合逻辑电路　在构成时序电路方面，通过不完整的条件语句　描述引进寄存器元件，是ＶＨＤＬ描述时序电路最　５３６　潘海燕等：ＶＨＤＬ语言应用中几个常见问题探讨　ｃｏｍｐｕｔｅｒ　Ｉｎｆｏｒｍａｔｉｏｎ，２００６，２２（３５）：１４９—１５１．　第４３卷　重要的途径。然而必须注意的是，在利用条件语句　进行纯组合电路设计时，为了加快电路的工作速度　［４］李超，王红胜，赵强，等．基于ＶＨＤＩ　语言与ＰＣＩ接口的　和提高电路的可靠性，要避免在电路中插入不必要　的时序电路。如果没有充分考虑电路中所有可能　出现的问题，即没有列全所有的条件，将导致不完　整的条件语句的描述，从而产生不希望的组合与时　序电路的混合体。对于不完整的条件语句，ＶＨＤＬ　综合器将“理解”为当不满足条件时，不能执行有关　操作而保持原值不变，这意味着必须引进时序元件　来保存，直到满足语句的判断条件后才能更新值。　纯组合电路的设计要求在使用ＩＦ、ＣＡｓＥ等条件语　句时，必须写出所有可能发生的条件并给出对应的　处理方式。　７　结语　ＶＨＤＬ硬件描述语言与传统数字设计方法完　全不同，应用ＶＨＤＬ语言使硬件电路的设计难度　大幅度下降，设计周期缩短。本文针对ＶＨＤＩ　应　用中的一些经验及ＶＨＤＬ语言中的难点进行了阐　述，以帮助对ＶＨＤＩ　语法的理解和运用。　参考文献　［１］刘昌华．论ＶＨＤＬ语言的程序结构和描述风格［Ｊ］．计　算机与数字工程，２０１０，３８（１２）：１４１—１４４，２０４．　ＩＡＵ　Ｃｈａｎｇｈｕ．Ｒｅｓｅａｒｃｈ　ｏｎ　ｔｈｅ　Ｂａｓｉｃ　Ｓｔｒｕｃｔｕｒｅ　ａｎｄ　Ｄｅ—　ｓｃｒｉｐｔｉｏｎ　Ｓｔｙｌｅ　ｏｆ　ＶＨＤＬ［Ｊ］．Ｃｏｍｐｕｔｅｒ＆Ｄｉｇｉｔａｌ　Ｅｎ—　ｇｉｎｅｅｒｉｎｇ，２０１０，３８（１２）：１４１—１４４，２０４．　［２］徐园，赵刚，王昱，等．ＶＨＤＩ　高级综合前词法语法分析　的研究与实现［Ｊ］．计算机与数字工程，２００７，３５（３）：４２—　４４，１２Ｏ．　ＸＵ　Ｙｕａｎ，ＺＨＡＯ　Ｇａｎｇ，ＷＡＮＧ　Ｙｕ，ｅｔ　ａ１．Ｓｔｕｄｙ　ａｎｄ　Ｒｅａｌｉｚａｔｉｏｎ　ｏｆ　ＶＨＤＩ　Ｌｅｘｉｃａｌ　Ａｎａｌｙｚｅｒ　ａｎｄ　Ｓｙｎｔａｘ　Ａｎ—　ａｌｙｚｅｒ　ｂｅｆｏｒｅ　Ｈｉｇｈ　Ｌｅｖｅｌ　Ｓｙｎｔｈｅｓｉｓ　ＥＪ］．Ｃｏｍｐｕｔｅｒ＆　Ｄｉｇｉｔａｌ　Ｅｎｇｉｎｅｅｒｉｎｇ，２００７，３５（３）：４２—４４，１２０．　［３］齐京礼，宋毅芳，陈建泗．ＶＨＤＬ语言在ＦＰＧＡ中的应　用＿＿Ｊ］．微计算机信息，２００６，２２（３５）：１４９—１５１．　ＱＩ　Ｊｉｎｇｌｉ，ＳＯＮＧ　Ｙｉｆａｎｇ，ＣＨＥＮ　Ｊｉａｎｓｉ．Ａｐｐｌｉｃａｔｉｏｎ　ｏｆ　ＶＨＤＩ　Ｌａｎｇｕａｇｅ　ｉｎ　ＦＰＧＡ　Ｄｅｖｅｌｏｐｍｅｎｔ　ＥＪ］．Ｍｉｃｒｏ　完整性度量算法实现［Ｊ］．微电子学与计算机，２００９，２６　（５）：２１２—２１５．　Ｉ　Ｉ　Ｃｈａｏ，ＷＡＮＧ　Ｈｏｎｇｓｈｅｎｇ，ＺＨＡＯ　Ｑｉａｎｇ，ｅｔ　ａ１．　Ｉｍｐｌｅｍｅｎｔｉｏｎ　ｏｆ　Ｉｎｔｅｇｒａｌｉｔｙ　Ｍｅａｓｕｒｅｍｅｎｔ　Ａｒｉｔｈｍｅｔｉｃ　Ｂａｓｅｄ　ｏｎ　ＶＨＤＬ　Ｌａｎｇｕａｇｅ　ａｎｄ　ＰＣＩ　Ｉｎｔｅｒｆａｃｅ￣Ｊ］．Ｍｉ—　ｃｒｏｅｌｅｃｔｒｏｎｉｃｓ　ｏＣｍｐｕｔｅｒ，２００９，２６（５）：２１２—２１５．　Ｅｓ］牟洪江，杨虹，王玲．基于ＶＨＤＩ　语言的数字频率计的　设计［Ｊ］．电子世界，２０１３，１９（１９）：１６３　１６４．　ＭＯＵ　Ｈｏｎｇｊｉａｎｇ，ＹＡＮＧ　Ｈｏｎｇ，ＷＡＮ（；Ｌｉｎｇ．Ｔｈｅ　ｄｅｓｉｇｎ　ｏｆ　ｄｉｇｉｔａｌ　ｃｙｍｏｍｅｔｅｒ　ｂａｓｅｄ　ｏｎ　ＶＨＤＩ　［Ｊ］．Ｅｌｅｃ—　ｔｒｏｎｉｃｓ　Ｗｏｒｌｄ，２０１３，１９（１９）：１６３—１６４．　Ｅ６］熊国海，黄南山，向学军．ＶＨＤＩ　语言在数字电路教学　中的探讨［Ｊ］．电气电子教学学报，２００２，２４（２）：５０—５２，　１１３．　Ｘ１０ＮＧ　Ｇｕｏｈａｉ，ＨＵＡＮＧ　Ｎａｎｓｈａｎ，ＸＩＡＮＧ　Ｘｕｅｊｕｎ．　Ｔｈｅ　Ｒｅｓｅａｒｃｈ　ｏｎ　Ｔｅａｃｈｉｎｇ　ｏｆ　ＶＨＤＩ　ｉｎ　Ｄｉｇｉｔａｌ　Ｃｉｒｃｕｉｔｓ　ＥＪ］．Ｊｏｕｒｎａｌ　ｏｆ　ＥＥＥ，２００２，２４（２）：５０　５２，ｌｌ１３．　［７］李晓敏，田熙燕．基于ＶＨＤＬ语言的数字时钟设计［Ｊ］．　电子设计工程，２０１１，１９（１３）：３０　３２，３５．　ＬＩ　Ｘｉａｏｍｉｎ，ＴＩＡＮ　Ｘｉｙａｎ．Ｄｅｓｉｇｎ　ｏｆ　ｄｉｇｉｔａｌ　ｃｌｏｃｋ　ｂａｓｅｄ　ｏｎ　ＶＨＤＬ　ｌａｎｇｕａｇｅ［Ｊ￣．Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅｓｉｇｎ　Ｅｎｇｉｎｅｅｒｉｎｇ，　２Ｏｌ１，１９（１３）：３０—３２，３５．　Ｅ８］孙建东．使用ＶＨＤＬ语言设计ＦＰＧＡ的几个常见问题　的探讨［Ｊ］．国外电子元器件，２００６，７（７）：３０　３３．　ＳＵＮ　Ｊｉａｎｄｏｎｇ．Ｓｅｖｅｒａｌ　ｐｒｏｂｌｅｍｓ　ｏｆ　ｄｅｓｉｇｎｉｎｇ　ＦＰＧＡ　ｕ—　ｓｉｎｇ　ＶＨＤＬ　ｌａｎｇｕａｇｅ［Ｊ］．Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅｓｉｇｎ　Ｅｎｇｉｎｅｅｒ—　ｉｎｇ，２００６，７（７）：３０—３３．　Ｅ９］张雁，曾田．ＶＨＤＬ及高层综合ＥＪ］．计算机与数字１　程，２００３，３１（３）：６７—６９，３６．　ＺＨＡＮＧ　Ｙａｎ，ＺＥＮＧ　Ｔｉａｎ．ＶＨＤＬ　ａｎｄ　Ｈｉｇｈ—ｌｅｖｅｌ　Ｓｙｎｔｈｅｓｉｓ［Ｊ］．Ｃｏｍｐｕｔｅｒ＆Ｄｉｇｉｔａｌ　Ｅｎｇｉｎｅｅｒｉｎｇ，２００３，　３１（３）：６７—６９，３６．　Ｅｌｏ］董秀洁，杨艳．基于ＶＨＤＬ语言的数字频率计的设计　与仿真［Ｊ］．河南工程学院学报（自然科学版），２００８，２０　（４）：５９　６１．　ＤＯＮＧ　Ｘｉｕｊｉｅ，ＹＡＮＧ　Ｙａｎ．Ｄｅｓｉｇｎ　ａｎｄ　Ｓｉｍｕｌａｔｉｏｎ　ｏｆ　Ｄｉｇｉｔａｌ　Ｃｙｍｏｍｅｔｅｒ　ｂａｓｅｄ　ｏｎ　ＶＨＤＩ　ＥＪ］．Ｊｏｕｒｎａｌ　ｏｆ　Ｈｅｎａｎ　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｅｎｇｉｎｅｅｒｉｎｇ，２００８，２０（４）：５９—６１．