基于DDS和FPGA的多制式数字调制源的设计

第１５卷第２期　２０１１年６月　扬州职业大学学报　ｏｕｒｎａｌ　ｏｆ　Ｙａｎ￣ｚｈｏｕ　Ｐｏｌｙｔｅｃｈｎｉｃ　Ｃｏｌｌｅ￣　Ｖｏ１．１５　Ｎｏ．２　Ｊｕｎ．２０１ｌ　基于ＤＤＳ和ＦＰＧＡ的多制式数字调制源的设计　周　晓　旭　（山西机电职业技术学院，山西长治０４６０１１）　摘要：介绍了ＤＤＳ芯片ＡＤ９８５２和ＦＰＧＡ（现场可编程ｆ１阵列）相结合的全数字方法，直接在７０ＭＨｚ中　频上实现多制式信号调制。通过ＦＰＧＡ编程实现对ＤＤＳ所产生的多种不同调制信号的控制，从而实现远距　传输信息的目的。　关键词：ＤＤＳ；ＦＰＧＡ；多制式调制　中图分类号：ＴＮ　８３　文献标识码：Ａ　文章编号：１００８—３６９３（２０１１）０２—００２１—０４　Ｔｈｅ　Ｄｅｓｉｇｎ　ｏｆ　Ｍｕｌｔｉ－ｓｙｓｔｅｍ　Ｄｉｇｉｔａｌ　Ｍｏｄｕｌａｔｉｏｎ　Ｓｏｕｒｃｅ　Ｂａｓｅｄ　ｏｎ　ＤＤＳ　ａｎｄ　ＦＰＧＡ　ＺＨ０Ｕ　Ｘｉａｏ．ＸＵ　（Ｓｈａｎｘｉ　Ｖｏｃａｔｉｏｎａｌ　Ｃｏｌｌｅｇｅ　ｏｆ　Ｅｎｇｉｎｅｅｒｉｎｇ　ａｎｄ　Ｅｌｅｃｔｒｏｎｉｃｓ，Ｃｈａｎｇｚｈｉ　０４６０１　１，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ｗｉｔｈ　ｔｈｅ　ｄｅｖｅｌｏｐｍｅｎｔ　ｏｆ　ＤＳＰ（ｄｉｇｉｔａｌ　ｓｉｇｎａｌ　ｐｒｏｃｅｓｓ）ａｎｄ　ＩＣ（ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）ｔｅｃｈｎｏｌｏｇｙ，ＤＤＳ　（Ｄｉｒｅｃｔ　Ｄｉｇｉｔａｌ　Ｓｙｎｔｈｅｓｉｚｅｒ）ｉｓ　ａｐｐｌｉｅｄ　ｍｏｒｅ　ａｎｄ　ｍｏｒｅ　ｗｉｄｅｌｙ．Ｔｈｉｓ　ｐａｐｅｒ　ｍａｉｎｌｙ　ｉｎｔｒｏｄｕｃｅｓ　ａ　ｍｅｔｈｏｄ　ｔｈａｔ　ｃａｎ　ｄｉｒｅｃｔｌｙ　ｒｅａｌｉｚｅ　ｔｈｅ　ｍｕｌｔｉ－ｓｙｓｔｅｍ　ｄｉｇｉｔａｌ　ｍｏｄｕｌａｔｉｏｎ　ｉｎ　ｔｈｅ　７０　ＭＨｚ．ｔｈｒｏｕｇｈ　ｔｈｅ　ｄｉｇｉｔａｌ　ｃｏｍｂｉｎａｔｉｏｎ　ｏｆ　ＡＤ’Ｓ　ｈｉｇｈ－ｐｅｒｆｏｒｍａｎｃｅ　ＤＤＳ　ｃｈｉｐ—ＡＤ９８５２　ａｎｄ　ＦＰＧＡ（Ｆｉｅｌｄ　ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）．Ｔｈｅ　ｌｏｎｇ－ｄｉｓｔａｎｃｅ　ｔｒａｎｓ—　ｐｏｒｔａｔｉｏｎ　ｏｆ　ｓｉｇｎａｌｓ　ｗｉｌｌ　ｃｏｍｅ　ｔｒｕｅ　ｔｈｒｏｕｇｈ　ＦＰＧＡ　ｐｒｏｇｒａｍｍｉｎｇ　ｗｈｉｃｈ　ｃａｎ　ｃｏｎｔｒｏｌ　ｔｈｅ　ｄｉｖｅｒｓｅ　ｍｏｄｕｌａｔｉｏｎ　ｓｉｇｎａｌｓ　ｐｒｏｄｕｃｅｄ　ｂｙ　ＤＤＳ　ＡＤ９８５２．　Ｋｅｙ　ｗｏｒｄｓ：Ｄｉｒｅｃｔ　Ｄｉｇｉｔａｌ　Ｓｙｎｔｈｅｓｉｓ（ＤＤＳ）；Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ（ＦＰＧＡ）；ｍｕｌｔｉ—ｓｙｓｔｅｍ　ｍｏｄｕ—　ｌａｔｉｏｎ　近２０年，通信、雷达、宇航和遥感遥测技术飞　种波形，可以实现多种数字式调制，也可以实现雷　达工作波形的快速捷变　Ｊ。所以，采用高性能的　速发展，对信号源的频率稳定度、频谱纯度、频率　范围和输出信号的频率提出了越来越高的要求。　而常见的信号发生器主要由一些世界知名的测试　ＤＤＳ电路构成的直接数字频率合成器可以产生　满足各种高指标要求的雷达信号和通信信号。同　时采用现场可编程门阵列（ＦＰＧＡ）来控制ＤＤＳ产　生各种调制信号的数字调制源信号，可以实现在　线编译，操作起来也更加简单。随着ＦＰＧＡ芯片　和ＤＤＳ技术的更加成熟和成本的不断降低，基于　这两种技术的全数字式调制源具有更加广阔的发　展空间和市场前景。　设备公司（如ＨＰ，斯迈特等）生产，其价格昂贵，　操作繁琐，不能满足实际工程，特别是突发信号的　工程的需要。为了满足现代通信、先进雷达的高　指标要求，人们采用了一种新的频率合成技　术——直接数字频率合成（ＤＤＳ）。ＤＤＳ具有非　常宽的调谐范围，采用ＤＤＳ数字方法可以产生多　收稿日期：２０１１—０２—１４　作者简介：周晓旭（１９８４一），女，山西机电职业枝术学院助教，硕士研究生。　２２　扬州职业大学学报　第１５卷　１　总体思路及硬件设计　１．１　总体思路　总体设计思路：调制源的硬件设计ＦＰＧＡ和ＤＤＳ　两部分来实现。ＰＦＧＡ部分主要由电源、Ｉ／０口和　配置三个模块构成。配置有用于实时在线控制的　基于能灵活产生调制信号以及可在线编程的　考虑。确定采用ＦＰＧＡ和专用ＤＤＳ器件结合的　方式来进行调制源的设计。ＦＰＧＡ器件采用的是　由ＡＬＴＥＲＡ公司生产的Ｃｙｃｌｏｎｅ系列芯片ＥＰ１Ｃ　６Ｔ１４４，ＤＤＳ芯片采用ＡＤ公司生产的ＡＤ９８５２。　ＪＴＡＧ和用于烧写ＲＯＭ的ＡＳ。配置电路见网１。　ＤＤＳ部分模块电路包含一个运算放大器和４个滤　波器（ＡＤ８２６），运算放大器用于放大从ＦＰＧＡ输　人的信号，滤波器用于控制带外抑制。　Ｑ　ｒ＿———１＝　ＴＤＯ　　３；１　４ｉ　ｊ４　Ｄ３．３Ｖ　——１　　—Ｉ　ｃ　—　／Ｌ　——－，—————————。　一二亘二　）　７　Ｏ——百———————一。　８二＝＝１　０二　ＧＮＤ　鱼　些　：ｒ百———　：４　Ｄ３　３Ｖ　：８　ｎＣＳＯ　Ｓ　ＤＡＴＡ０　２　Ｉ　Ｄｎ‘‘ＣＳＡＴＡＶＣＣ　ＶＣＣ　Ｄ３．３Ｖ　３　］ｖｃｃＤｃＬＫ　ＧＮＤ　４　Ｉ　…ＡＳＤ—Ｉ　．８　Ｄ３　３Ｖ　７　Ｄ３．３Ｖ　６　Ｓ　ＤＣＬＫ　５　ＡＳⅨ　§旦￡　！　｝ｌ　丽面丽　—丁＿－　ＣＯＮＦ　ＤＯＮＢ　：　Ｓ　ＤＡＴＡ０　—７　：　ＡＳＤＩ　９　Ｉ　１　１０　ＧＮＤ—　ＡＳＨＥＡＤ　图１　ＦＰＧＡ的配置电路　１．２硬件设计　在代码编写过程中首先是对参数的配置。最　重要的就是锁相环的配置和控制寄存器各位状态　参数的设置。ＡＤ９８５２共有４０个寄存器，需要配　置的锁相环在第３３（２１：十六进制）个字，而控制　调制源电路分为晶振、电源、ＦＰＧＡ和ＤＤＳ芯　片ＡＤ９８５２四大块。晶振用于产生ＦＰＧＡ的工作　时钟信号。电源提供５Ｖ的电压，为外围提供３．　３Ｖ电压，内核提供１．５Ｖ电压。ＦＰＧＡ所产生的　控制信号送到ＡＤ９８５２的数据缓冲区后，还必须　通过一个更新时钟才能将数据缓冲区中的数据送　到相位累加器，成为有效数据后进行输出。　ＡＤ９８５２有两种更新时钟产生方式，一种由芯片　锁相环范围的控制限在第３４（２２：十六进制）个　字。锁相环控制限选择锁相环参考时钟增益的频　率范围，当选择内部系统时钟频率在２００～３００Ｍ　之间时锁相环控制限置１，选择低于２００Ｍ的时钟　频率时锁相环控制限置０。当锁相环置０的时　候，锁相环开，系统时钟频率是参数时钟频率的Ｎ　倍（Ｎ的范围在４到２０之间），如果锁相环置１，　锁相环关，则系统时钟频率就是参数时钟频率。　前四个字（＋００～＋０３：十六进制）控制相位　实现ＢＰＳＫ／ＱＰＳＫ调制。＋０４～＋０ｆ产生控制频　率。＋１０—１Ｃ处于默认状态（置０），＋２１～＋２７　处于默认状态（置０），见表１。　表１各地址位参数设置　内部自动产生，另一种由外部提供。基于准确性　和灵敏度的考虑，必须使用外部Ｉ／Ｏ口更新时钟，　同时必须使参考时钟信号（ＲＥＦ　ＣＬＫ）与外部Ｉ／０　口更新时钟（ＵＰＤＡＴＥ　ＣＬＫ）上升沿之间满足一定　的时序关系。即更新时钟的上升沿必须在参考时　钟的下降沿的０．３ｎｓ之后与下一个下降沿的１．　５ｎｓ之前之间产生，这样可以使ＡＤ９８５２工作在相　同的系统时钟（参考时钟乘以一定倍数）下，且它　们的系统时钟脉冲数相差不能超过１个脉冲。在　第一次传送数据之前必须先使ＡＤ９８５２复位，以　保证ＡＤ９８５２的输出相位可知。　２模块代码设计　ＯＯ　Ｏ８　０Ｏ　ＡＣ　０Ｏ　４７　ＯＯ　３Ｆ　ＯＯ　ＦＦ　４０　５８　ＯＯ　３Ａ　Ａ７　５３　Ｂ８　Ｂ８　１０　１８　２０　０Ｏ　００　４０　ＯＯ　Ｏ０　００　００　Ｏ０　００　００　ＯＯ　００　ＯＯ　ＯＯ　００　０Ｏ　１４　００　００　６６　００　００　Ｏ２　００　代码设计分为代码的编写和上板调试。在编　写过程中采用的是Ｖｅｒｉｌｏｇ　ＨＤＬ语言　。　考虑到器件的性能和实际的可行性，在代码　第２期　周晓旭：基于ＤＤＳ和ＦＰＧＡ的多制式数字调制源的设计　２３　编写过程中采用并行设计代码的思路。　。　这样可　用如下程序来实现时钟的二分频　以节约资源和时间，具体流程见图２。　ｒｅｇ　ｃｌｋ４；　ｒｅｇ　ｃｌｋ２；　一ｒｅｇ　ｃｌｋ８；　ｗｉｒｅ　ｃｌｋ一５ｍ；　４０Ｍ时钟信号　ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ　ｉ—ｃｌｋ）　』　』　』　』　』　ｂｅｇｉｎ　ｉｆ（Ｏ—ｒｓｔ＝：１’ｂ　０）　地　数　址　据　ｂｅｇｉｎ　。　ｃｌｋ２＜＝！ｃｌｋ２；　ｅｎｄ　ｅｎｄ　图２代码编写流程　ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ　ｃｌｋ一２）　ｂｅｇｉｎ　其次是函数的调用，由于开发平台Ｑｕａｒｔｕｓ　１Ｉ　ｅｌｋ４＜＝！ｃｌｋ４；　具有强大的函数调用功能，所以在编写过程中很　ｅｎｄ　多函数直接调用就可以了，只需要在调用过程中　ｌａｗａｙｓ＠（ｐｏｓｅｄｇｅ　ｃｌｋ一４）　改变它的一些输入输出参数就可以了。如锁相环　ｂｅｇｉｎ　就是直接调用的库函数，只需根据需要设置输入　ｃｌｋ８＜＝！ｃｌｋ８；　输出参数就行。如果要得到一些与输入信号不成　ｅｎｄ　比例或倍数的输出信号用这个方法是很方便的，　这个程序的作用是输入一个４０Ｍ的时钟信　而且相比与自己编写的程序具有更好的可控性。　号，经过分频得到一个５Ｍ的调制信号。同理可　调用锁相环的程序编写如下：　以得到１２Ｍ的更新时钟信号。　／／术术木ｇｅｎｅｒａｔｅ４ＯＭＨｚｃｌｏｃｋ木水半　水木水／／　图３给出了ＡＤ９８５２并行端口的写入时序　ｐｌｌ４０ｍ　ｐｉｌｌ（　图，６位地址和８位数据同时输入。下降沿把数　．ｉｎｃｌｋ０（ｉ—ｃｌｋ），　据连到ｂｕｆｆｅｒ缓存区，在上升沿正式存数据。同　．ｃＯ（ｔ—ｃｌｋ）　时也给出了设置和保持的最小时间。　）；　／／水木木术木木术　木木半术术水水术术木木／／　’●　——　‘，　＜　＜　）　（　Ｄ２　／　、　（　∞　＼　／一　Ｔ＾　岫　＿————一Ｔ＊ｌｌ—————－－－　ｒ　一　＾ＤＤＲＥＳ●ＳＥｌ￣ｔｐ　Ｔ潮ＥＴＯ骶￥ｔＱＭ＾ｔ＾ＣＴ＾　：Ｉ３￣ＴＰ，ＳＥＴＵＰ　Ｔ—Ｅ　Ｔ０　限￥￣ＮＡＬ＾ＣＴｒｖＥ　ＩＴ＿札．怒　ｏｗ　ＷＲ　ＳＫＩ■Ａｔ．Ｍｌ＾３１ＯＡＤＲＴＡＨ０Ｅ§ｔ“）Ｔ　Ｈ０Ｕ　■Ｅ’＿ⅢＵＭ　ＬｏＷ　ＴｉＴｌ■Ｅｒ　Ｗ曩Ｉ　ＴＯ　ＷＲ■｜ａＭＥ　ＭＬＩ　Ｈ●＾●＾Ｌ■ＩＣＴｗＥ＾ＣＴ　Ｉｖ　；　哪￥ｍｍｌ１ｌＧｕ■ＷＲＨＡＬ　Ｍ嘲瑚ＵＭ¨ｊＴＥ　Ｉ＇１■￡　ＩＧＨ　ｔ瑚Ｅ　图３并行端口写入时序　３调试及结果分析　编写初始化复位代码的时候就先给它一个和结果　波形相同的信号。具体操作为在本应输入低电平　在调试过程中发现，仿真的结果显示总是不　复位信号的时候输人一个高电平，然后再输入低　能得到很好的输出结果。经过仔细分析和调试发　电平信号。最后再取反，这样就能很好的实现初　现原因在于程序本身具有一定的启动时间，从而　始化复位。由于初始化复位在程序的执行过程中　导致系统不能实时的初始化复位。解决方法为在　只需要执行一次就可以了，所以能很好的得出结　２４　扬州职业大学学报　ｂｅｇｉｎ　ｃｎｔ＜＝６’ｄ　６０：　ｔａｐｒ第１５卷　果输出和仿真结果。具体程序代码如下：　ｍｏｄｕｌｅ　ｒｓｔｇｅｎ（　ｉｃｌｋ，　—ｒｓｔ＜＝１’ｂ　ｌ；　ＯｒＳｔ　ｅｎｄ　ｅｌｓｅ　ｂｅｇｉｎ　）；　ｉｎｐｕｔ　ｉｃｌｋ；　ｏｕｔｐｕｔ　Ｏ—ｒｓｔ；　ｃｎｔ＜＝ｃｎｔ＋６’ｄ　１：　ｔｒａｐｒｅｇ［５：０］ｃｎｔ；　ｒｅｇ　ｔｒａｐ—ｒｓｔ；　ｒｓｔ＜＝１’ｂ　０；　ｅｎｄ　ｅｎｄ　ａｓｓｉｇｎ　Ｏａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ　ｉ—ｃｌｋ）　ｂｅｇｉｎ　ｒｓｔ＝！ｔｍｐｒｓｔ　ｉｆ（ｃｎｔ＝＝６’ｄ　６０）　ｅｎｄｍｏｄｕｌｅ（　图４　２～４Ｍ　ＦＳＫ频率仿真波形　图５　ＧＭＳＫ仿真波形　经过调试和修改能正确的输出２～４Ｍ　ＦＳＫ，　ＧＭＳＫ等调制信号，达到了设计的要求。调试过　程中发现带外抑制不是很好，在输出波形前加一　个深表滤波器进行了改进；由于在设计中未考虑　人机交互性，故在调试和实际运用中每改变一种　参考文献：　［１］潘松．现代ＤＳＰ技术［Ｍ］．西安：西安电子科技大　学出版社，２００３．　［２］　夏宇闻．Ｖｅｒｉｌｏｇ　ＨＤＬ数字设计与综合［Ｍ］．北京：　电子工业出版社，２００４．　调制方式就得重新烧入程序，实现起来就比较麻　烦。经过实践，最好的解决方式就是在外部加一　个切换开关以此来实现人机交互功能。　［３］刘凌．字信号处理的ＦＰＧＡ实现［Ｍ］．北京：清华大　学出版社，２００３．　［４］　王秋生，王祁，孙圣和．直接数字合成调频信号的研　究［Ｊ］．仪器仪表学报，２０００（４）：４２８—４３０．　由于Ｑｕａｒｔｕｓ１１支持多种仿真方法，运用其波　形方式输入的方法得出结果。图４和图５给出了　部分仿真波形。　（责任编辑：吴萍江涌）