基于FPGA的超宽带数字下变频设计

…………………………．竣进廛　一．　ｌ　基于ＦＰＧＡ的超宽带数字下变频设计　中航工业雷达与电子设备研究院数字混频、多相滤波和数据抽取，并通过仿真验证了算法的可行性。　王利华胡志东　【摘要】本文介绍了￣，－ｆ－ＦＰＧＡ、以并行多相滤波结构为算法基础的超宽带数字下变频技术。设计过程包括高速ＡＤ信号降速预处理，应用ｓｙｓＧｅｎ开发环境完成的　【关键词】ＦＰＧＡ；并行多相滤波；超宽带数字下变频；ＳｙｓＧｅｎ　１引言　随着雷达应用需求的提高和数字信号处理技术的迅速发展，对雷达接收系统的设计也越　来越希望符合软件无线电的设计思想，即将ＡＤＣ尽可能靠近天线，将接收到的模拟信号尽早数　字化。　数字化的中频信号通常基于ＦＰＧＡ实现数字下变频获得基带Ｉ／Ｑ信号，但随着信号载频和带　宽的不断提高，也需要更加高速的ＡＤＣ完成信号采样，于是对数字下变频的处理要求也越来越　高。在超宽带雷达接收系统中，高速的数据率使得基于ＦＰＧＡ的宽带数字下变频算法己不再适　合采用传统的串行结构实现，本文介绍了一种基于并行多相滤波结构的超宽带数字下变频设　计方法，其并行的流水处理方式使得高速数据无需缓存，处理带宽也相应大大提高。　２．设计原理　根据带通采样定理，在数字中频接收系统中采样率　与信号中频　。满足　／　＝１／（２）Ｍ－１　（其中Ｍ为正整数）时，数字混频算法最为简单，尤其是在采样率较高的超宽带数字接收系统　中，满足此条件可以简化设计、便于工程实现。　在本文的超宽带数字接收系统中，采样率和接收带宽都较大，低通滤波器设计采用多相结　构。设低通滤波器的冲激响应为ｈ（　），其ｚ变换为：　日（ｚ）：∑ｈ（ｎ）ｚ　月－　设Ｄ为信号抽取倍数，此式展开后得到：　Ｄ－Ｊ　＋∞Ｄ－１－嘲　（ｚ）＝∑ｚ　∑ｈ（ｎｏ＋ｌＯｚ～＝∑ｚ　【∑ｈ（ｎＤ＋ｋ）・（ｚ。　】　＝∑ｚ一ｋ－０　・Ｅ（　）】（其中　（　）＝∑　ｒ，＝　ｉＤ＋ｋ）￣Ｑ。）　）　这样即完成滤波器系数的多相分解，在工程实现时在工程实现时，可以根据需要采用先　抽取再滤波的方式降低对硬件处理速度的要求，并提高实时处理能力。　数字下变频仿真和设计主要基于ＦＰＧＡ系统级设计工具Ｓｙｓｔｅｍ　Ｇｅｎｅｒａｔｏｒ（ＳｙｓＧｅｎ）完　成，它能够实现从算法模型向ＦＰＧＡ硬件的直接迁移。工程实现主要包含数字混频、并行多相　滤波和数据抽取三部分，其中数字混频过程同时实现了２倍抽取，并行多相滤波后得到大带宽　信号的基带Ｉ／０数据，再对此基带信号进行２倍或多倍抽取即可实现对较小带宽的抽取。以并　行八相滤波分解结构为例，数字下变频算法结构如图１所示。　３．算法实现　本文的超宽带数字接收系统中，要求信号中频为４００ＭＨｚ，采样率为１６００ＭＨｚ，输入信号带　宽包含６００￣ｆｚ和３５０￣ｚ两种。根据后续处理系统需求，数字下变频后对基带信号分别进行２倍　和４倍抽取，抽取后的数据率分别为８００１ｄＨｚ和４００ＭＨｚ。　高速ＡＤＣ选择ＴＩ公司的ＡＤＣ０８３０００，其采样率和全功率带宽均达到３ＧＨｚ；ＦＰＧＡ选择Ｘ订ｉｎｘ　公司Ｖｉｒｔｅｘ一６系列的ＸＣ６ＶＳＸ３１５Ｔ，其具有较多的ＤＳＰ４８Ｅ资源，非常适合用于数字下变频算法　一一一一　中占用资源较多的数字滤波器设计。　３．１高速数字信号预处理　ＡＤＣ采样后的高速数字中频信号是通过４路速率为４００ＭＨｚ的并行总线输入至ＦＰＧＡ的，如此　一一一一高速的信号显然不易在ＦＰＧＡ中直接进行数字下变频处理。为了适应ＦＰＧＡ进行数字下变频时的　处理速度，保证其在常温和高低温下均稳定工作，首先需要对高速数字信号进行降速预处　理。Ｖｉｒｔｅｘ一６系列ＦＰＧＡ拥有专用的双倍数据速率寄存器ＩＤＤＲ可以实现数据率降低一倍，其下　降沿数据由输入时钟的反转进行控制，算法实现如图２所示。　经降速处理后，输入至ＦＰＧＡ的４路并行、速率为４００ｇｋＩｚ的高速信号就变成８路并行、速率　为２００￣Ⅱ｛ｚ的较低速信号，这样的数据率非常适合ＦＰＧＡ处理。　３．２数字混频　由于信号中频４００ＭＨｚ与采样率１６００ＭＨｚ符合　／ｆ　＝１／４的对应关系，数字本振就只有１、一ｌ　和０这样的简单序列，于是数字混频过程也就变成了加减运算。假设降速预处理后的８路并行　信号为（ｘｌ，Ｘ２，Ｘ３，ｘ４，Ｘ５＇ｘ６，Ｘ７，Ｘ８），则混频后Ｉ路并行信号为（ｘ１，０，一Ｘ３，０，Ｘ５，０，一ｘ７，０），Ｑ路并行　信号为（０，Ｘ２，０，一Ｘ４，０，ｘ６，０，　８，）。　本文中输入信号最大带宽为６００ＭＨｚ，因此数字下变频后抽取倍数最小应为２，而数字混频　后Ｉ／Ｑ各产生了４路并行为０的数据，这样混频过程中恰好可以实现２倍抽取，于是抽取后Ｉ路的　４个并行支路信号为（ｘ。，一　，ｘ　一Ｘ　），Ｑ路的４个并行支路信号为（Ｘ。，一Ｘ　，ｘ　，一ｘ　）。实际工程实现　时，数字混频过程只需将输入的８路并行ＡＤ信号分成两组即可，加减运算与后面的并行多相滤　波一起处理。　３．３并行多相滤波　输入信号包含６００ＭＨｚ和３５０￣ｌＨｚ两种带宽，为满足滤波器系数多相分解及重加载的需要，　ＦＩＲ＇ｆ￣ｋ通滤波器统一设计为６３阶、６４个系数，频响特性如图３所示。　图１数字下变频算法结构　；ｖｉｒ　ｘ．６　ＦＰＧＡ　Ｉ—　一。　ｎ　Ｄ腿　２００ＭＨ￣：　ＯＭａ￣　ｒ３　＿４。Ｉ【ｒ一２ｕｕＭＨ　０ＭＨｘｔ　ＡＤＯＯ８３００Ｏ　２一４ｏ０Ｍ“　ＩＤ　Ｒ＿－：２０。州０ＭＨ　ｘ：　；　●Ｌ——————一　—４００ＭＨ　！厂————　一２００ＩＤＤＲ　ｌ＿；ｏ０ＭＨＭＨｍｌ　Ｉ￣Ｘ４　图２高速数字信号降速预处理　；　０毒　；－薹．ｉ　＿Ｉ骥鸶　　蛭毒＿毒．　挈煎　　一　｛　‘　｝　．　ｌ　麓　量　嚣爱萄　图３　Ｆ　　ｌＲ低通滤波器频响特性　并行多相滤波算法最重要的环节就是系　数分解，系数分解先进行二相分解，再各自　进行四相分解，并获得８个支路Ｉ／Ｑ信号的系　数。　数字混频及２倍抽取后，Ｉ路信号仅保留　了奇数支路，Ｑ路信号则仅保留了偶数支　路，并且滤波算法实际上是乘累加的线性卷　积过程，这样Ｉ路低通滤波就仅使用ＦＩＲ滤波　器系数的偶数部分，同时Ｑ路低通滤波就仅　使用ＦＩＲ滤波器系数的奇数部分，因此可以　将滤波器系数首先进行二相分解。为满足系　数重加载设计需求，并行多相分解后每个支　路的系数长度应该一致，这样ＦＩＲ低通滤波　器系数的个数应为偶数Ｎ。假设滤波器系数　为（矗，　，　，．．．，　），二相分解后Ｉ路和Ｑ路系数　分别为（　，　…．，ｈＮ）和（啊，绣，．．，　。）。　由于数字混频后Ｉ和Ｑ分别含４个支路，　为实现滤波算法的并行处理，需要对各自的　滤波器系数进一步做四相分解，以得到各支　路系数。这样实际上对系数完成了八相分　解，因此滤波器系数的个数Ｎ应该为８的倍　数。系数八相分解后，４个１支路的滤波器系　数分别为　、　、　和　，４／［＇－Ｑ支　路的滤波器系数分别为　、　、魄　和　岛ｍ，其中ｍ＝０…１　Ｎ／８一ｌ。　系数分解完成后，根据各支路多相滤波　结构，在ＳｙｓＧｅｎ中采用ＦＩＲ　Ｃｏｍｐｉｌｅｒ　ＩＰ核实　现算法设计。考虑到ＦＰＧＡ中除了实现超宽带　数字下变频算法外，还包含接口与通讯、高　速数据打包传输等功能，为（下转第１　２　７页）　屯子世界一１２５一