Verilog新手一个,刚刚练习写了一个程序,在仿真的时候老出问题,请大神帮忙纠正,不胜感激。

发布网友 发布时间:2022-04-22 22:20

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热心网友 时间:2023-10-05 12:09

`timescale 1 ns/1 ns
`include "inver.v"
mole inver_tb;
wire[1:0] t;
reg[1:0] k;
inver UUT(.r(t),.b(k));
initial
begin
k=2'b00;
#10 k=2'b01;
#10 k=2'b10;
#10 k=2'b11;
$display("t=2'b%b,k=2'b%b",t,k);
end
endmole

display放到end里面,此外你注意一下端口顺序,你定义反了,进-出,出-进追问经过修改之后,语法上没有问题,你真的好厉害。可是逻辑上有一些小问题,你还愿意帮我一下吗?

热心网友 时间:2023-10-05 12:09

mole inver_tb;是不是要加括号?

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