Verilog HDL错误求助 Error (10171): Verilog HDL syntax error at p...
发布网友
发布时间：2024-10-24 09:47
共4个回答
热心网友
时间：2024-11-08 08:59
Endmodule改成endmodule
热心网友
时间：2024-11-08 08:53
Endmodule这里错了啊
verilog是严格区分大小写的
所以编译器不认识Endmodule
只需要改成endmodule就OK了啊～
热心网友
时间：2024-11-08 08:57
ゴω﹋㊣_☆いド→<
现在很多卖家都只是为了赚你的钱，而不把售后当回事。亲要选择好上家哦 。
要是信得过我的话，我们可以交流一下，希望能给你最好的售后，帮助你解决， 我算不上资深的网店卖家，但是凭良心说，不会让你花冤枉钱的。
热心网友
时间：2024-11-08 08:55
是语法错误，你再详细看看
